| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 符号对照表 | 第11-12页 |
| 缩略语对照表 | 第12-15页 |
| 第一章 绪论 | 第15-21页 |
| 1.1 论文的研究背景 | 第15-16页 |
| 1.2 国内外发展趋势 | 第16-17页 |
| 1.3 论文的研究意义 | 第17-19页 |
| 1.4 论文主要研究的内容及章节安排 | 第19-21页 |
| 第二章 QPSK调制解调技术的基本原理 | 第21-39页 |
| 2.1 QPSK调制技术 | 第21-22页 |
| 2.2 成型滤波器 | 第22-23页 |
| 2.3 QPSK解调技术 | 第23-28页 |
| 2.3.1 载波同步 | 第23-25页 |
| 2.3.2 均衡技术 | 第25-26页 |
| 2.3.3 环路滤波器 | 第26-27页 |
| 2.3.4 数控振荡器 | 第27-28页 |
| 2.4 高速滤波器 | 第28-38页 |
| 2.4.1 CIC滤波器 | 第28-30页 |
| 2.4.2 时域并行滤波器 | 第30-33页 |
| 2.4.3 频域并行滤波器 | 第33-38页 |
| 2.5 本章小结 | 第38-39页 |
| 第三章 高速并行QPSK解调技术的仿真 | 第39-57页 |
| 3.1MATLAB仿真平台介绍 | 第39页 |
| 3.2 高速并行解调技术仿真模型 | 第39-40页 |
| 3.3 调制模块 | 第40-43页 |
| 3.4 传输信道 | 第43-44页 |
| 3.5 解调模块 | 第44-54页 |
| 3.5.1 数字下变频 | 第45-46页 |
| 3.5.2 高速滤波器 | 第46-51页 |
| 3.5.3 载波同步 | 第51-52页 |
| 3.5.4 均衡器 | 第52-54页 |
| 3.6 仿真模型性能测试 | 第54-56页 |
| 3.7 本章小节 | 第56-57页 |
| 第四章 全数字高速并行QPSK解调技术的实现和测试 | 第57-71页 |
| 4.1 硬件平台介绍 | 第57-58页 |
| 4.2 高速并行QPSK解调硬件设计 | 第58-65页 |
| 4.2.1 基带数据 | 第59-60页 |
| 4.2.2 调制模块 | 第60-62页 |
| 4.2.3 数字下变频 | 第62-63页 |
| 4.2.4 频域并行滤波器 | 第63-65页 |
| 4.3 高速并行QPSK解调硬件测试 | 第65-70页 |
| 4.3.1 时钟芯片输出的频率测试 | 第65-66页 |
| 4.3.2 调制输出测试 | 第66-68页 |
| 4.3.3 解调输出测试 | 第68-70页 |
| 4.4 本章小节 | 第70-71页 |
| 第五章 总结与展望 | 第71-73页 |
| 5.1 论文工作总结 | 第71-72页 |
| 5.2 今后工作展望 | 第72-73页 |
| 参考文献 | 第73-75页 |
| 致谢 | 第75-77页 |
| 作者简介 | 第77-78页 |