空间应用中高性能纠错码的实现
| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第一章 绪论 | 第8-11页 |
| 1.1 遥控系统中的信道编码需求 | 第8-9页 |
| 1.2 短分组码及其译码算法 | 第9-10页 |
| 1.3 论文内容安排 | 第10-11页 |
| 第二章 分组码软判决译码算法 | 第11-19页 |
| 2.1 基于网格图的软判决译码算法 | 第11-17页 |
| 2.1.1 Viterbi译码算法 | 第12-13页 |
| 2.1.2 MAP译码算法 | 第13-17页 |
| 2.2 基于可靠性的软判决译码算法 | 第17-18页 |
| 2.2.1 广义最小距离算法 | 第17页 |
| 2.2.2 Chase算法 | 第17-18页 |
| 2.3 本章小结 | 第18-19页 |
| 第三章 多进制短码译码算法及其性能分析 | 第19-28页 |
| 3.1 多进制短码 | 第19页 |
| 3.2 多进制短码的译码方法 | 第19-23页 |
| 3.3 译码算法的性能仿真 | 第23-27页 |
| 3.4 本章小结 | 第27-28页 |
| 第四章 多进制短码译码器架构设计 | 第28-37页 |
| 4.1 多进制短码译码器总体架构设计 | 第28-29页 |
| 4.2 多进制短码译码器电路设计 | 第29-35页 |
| 4.2.1 输入缓冲模块及移位模块电路设计 | 第29-30页 |
| 4.2.2 FFT运算模块电路设计 | 第30-33页 |
| 4.2.3 校验节点更新模块电路设计 | 第33-34页 |
| 4.2.4 IFFT运算模块及逆移位模块电路设计 | 第34页 |
| 4.2.5 判决输出模块电路设计 | 第34-35页 |
| 4.3 译码器的资源占用情况 | 第35-36页 |
| 4.4 本章小结 | 第36-37页 |
| 第五章 多进制短码译码器测试 | 第37-49页 |
| 5.1 硬件平台设计 | 第37-45页 |
| 5.1.1 硬件电路设计 | 第37-42页 |
| 5.1.2 驱动逻辑设计 | 第42-45页 |
| 5.2 测试方案 | 第45-47页 |
| 5.3 测试结果分析及对比 | 第47-48页 |
| 5.4 本章小结 | 第48-49页 |
| 第六章 总结与展望 | 第49-50页 |
| 参考文献 | 第50-55页 |
| 发表论文和参加科研情况说明 | 第55-56页 |
| 致谢 | 第56-57页 |
