信道编译码算法研究与实现
| 摘要 | 第5-6页 |
| Abstract | 第6-7页 |
| 第1章 绪论 | 第13-17页 |
| 1.1 研究背景 | 第13-14页 |
| 1.2 国内外研究现状 | 第14-15页 |
| 1.3 论文研究内容及意义 | 第15-16页 |
| 1.4 论文组织结构 | 第16-17页 |
| 第2章 RS码译码算法改进 | 第17-33页 |
| 2.1 引言 | 第17-19页 |
| 2.2 发送端RS码编码 | 第19-21页 |
| 2.3 接收端RS码译码 | 第21-29页 |
| 2.3.1 RS伴随式译码算法 | 第21-27页 |
| 2.3.2 RS软判决译码算法 | 第27-29页 |
| 2.4 改进的RS译码算法 | 第29-31页 |
| 2.5 本章小结 | 第31-33页 |
| 第3章 卷积码译码性能仿真 | 第33-49页 |
| 3.1 引言 | 第33-35页 |
| 3.2 卷积码系统模型 | 第35-40页 |
| 3.2.1 发送端卷积编码 | 第35-37页 |
| 3.2.2 接收端卷积译码 | 第37-40页 |
| 3.3 卷积码性能仿真分析 | 第40-43页 |
| 3.4 Turbo码系统模型 | 第43-47页 |
| 3.4.1 Turbo码编码译码模型 | 第43-44页 |
| 3.4.2 Turbo码性能仿真 | 第44-47页 |
| 3.5 本章小结 | 第47-49页 |
| 第4章 信道级联编码性能分析 | 第49-57页 |
| 4.1 引言 | 第49页 |
| 4.2 串行级联与交织 | 第49-52页 |
| 4.3 串行级联编码性能仿真 | 第52-56页 |
| 4.4 小结 | 第56-57页 |
| 第5章 信道编码的实现 | 第57-71页 |
| 5.1 引言 | 第57页 |
| 5.2 FPGA开发平台搭建及设计流程 | 第57-59页 |
| 5.3 信道编码译码模块实现 | 第59-68页 |
| 5.3.1 RS码实现 | 第59-64页 |
| 5.3.2 卷积码实现 | 第64-68页 |
| 5.4 级联实现 | 第68-69页 |
| 5.5 本章小结 | 第69-71页 |
| 第6章 总结与展望 | 第71-73页 |
| 参考文献 | 第73-77页 |
| 致谢 | 第77-79页 |
| 作者简介 | 第79页 |
