基于FPGA的多元LDPC码编译码器设计与实现
| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 第1章 绪论 | 第10-16页 |
| 1.1 课题背景及研究意义 | 第10-11页 |
| 1.2 LDPC码国内外研究现状及发展趋势 | 第11-15页 |
| 1.2.1 理论算法研究 | 第11-14页 |
| 1.2.2 硬件实现研究 | 第14-15页 |
| 1.3 本文研究内容及结构安排 | 第15-16页 |
| 第2章 多元LDPC码基本原理 | 第16-30页 |
| 2.1 多元LDPC码的基本知识 | 第16-18页 |
| 2.1.1 LDPC码的概述 | 第16页 |
| 2.1.2 LDPC码的Tanner图表示 | 第16-18页 |
| 2.2 多元LDPC码校验矩阵的构造 | 第18-20页 |
| 2.2.1 基于PEG的校验矩阵构造 | 第18-19页 |
| 2.2.2 基于QC结构的构造 | 第19-20页 |
| 2.3 多元LDPC码的编码算法 | 第20-24页 |
| 2.3.1 直接编码方法 | 第20页 |
| 2.3.2 基于LU分解的编码方法 | 第20-21页 |
| 2.3.3 基于QC结构化的快速编码方法 | 第21-24页 |
| 2.4 多元LDPC码的译码算法 | 第24-29页 |
| 2.4.1 多元BP译码算法 | 第25-27页 |
| 2.4.2 基于快速傅立叶变换的BP译码算法 | 第27页 |
| 2.4.3 混合域的FFT-BP译码算法 | 第27-29页 |
| 2.5 本章小结 | 第29-30页 |
| 第3章 多元LDPC码参数分析仿真 | 第30-37页 |
| 3.1 多元LDPC码参数分析仿真系统模型 | 第30-31页 |
| 3.2 校验矩阵的确定 | 第31-32页 |
| 3.3 编码码率的确定 | 第32页 |
| 3.4 码长的确定 | 第32-34页 |
| 3.5 译码迭代次数的确定 | 第34页 |
| 3.6 数据量化精度的确定 | 第34-36页 |
| 3.7 本章小结 | 第36-37页 |
| 第4章 多元LDPC码编译码器的FPGA实现 | 第37-50页 |
| 4.1 硬件平台的设计 | 第37-38页 |
| 4.1.1 设计思想 | 第37-38页 |
| 4.1.2 系统硬件方案 | 第38页 |
| 4.1.3 硬件平台的制作与调试 | 第38页 |
| 4.2 多元LDPC码编码器的设计实现 | 第38-43页 |
| 4.2.1 多元LDPC码的矩阵 | 第39-40页 |
| 4.2.2 多元LDPC码编码器的整体架构 | 第40-41页 |
| 4.2.3 SSRAA模块设计 | 第41-42页 |
| 4.2.4 资源使用分析 | 第42-43页 |
| 4.3 多元LDPC码译码器的设计实现 | 第43-49页 |
| 4.3.1 多元LDPC码译码器的整体架构 | 第43-44页 |
| 4.3.2 控制模块的设计 | 第44-45页 |
| 4.3.3 存储器的设计 | 第45-46页 |
| 4.3.4 校验节点模块设计 | 第46-47页 |
| 4.3.5 变量节点模块设计 | 第47-48页 |
| 4.3.6 时序仿真与资源使用分析 | 第48-49页 |
| 4.4 本章小结 | 第49-50页 |
| 第5章 系统测试的设计与实现 | 第50-57页 |
| 5.1 系统测试模型 | 第50-51页 |
| 5.2 验证测试 | 第51-53页 |
| 5.2.1 编码验证测试 | 第51-52页 |
| 5.2.2 译码验证测试 | 第52-53页 |
| 5.3 联合系统性能测试 | 第53-56页 |
| 5.3.1 联合系统测试设计 | 第53-55页 |
| 5.3.2 测试结果与分析 | 第55-56页 |
| 5.4 本章小结 | 第56-57页 |
| 结论 | 第57-59页 |
| 参考文献 | 第59-63页 |
| 攻读硕士学位期间发表的论文和取得的科研成果 | 第63-64页 |
| 致谢 | 第64-65页 |
| 附录A FPGA配置电路图 | 第65-66页 |
| 附录B FPGA电源电路图 | 第66-67页 |
| 附录C AD/DA电源电路图 | 第67-68页 |
| 附录D 模数转换器电路图 | 第68-69页 |
| 附录E 数模转换器电路图 | 第69-70页 |
| 附录F USB和串口电路图 | 第70页 |
