多核数字信号处理系统中高速缓存配置与布局研究
| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第一章 绪论 | 第10-27页 |
| 1.1 背景及意义 | 第10-11页 |
| 1.2 多核处理系统及其存储调研 | 第11-18页 |
| 1.2.1 业界多核产品 | 第11-15页 |
| 1.2.2 学界相关研究 | 第15-17页 |
| 1.2.3 存储架构小结 | 第17-18页 |
| 1.3 多核DSP及其存储调研 | 第18-20页 |
| 1.3.1 TNETV3020 | 第18-19页 |
| 1.3.2 Tilera TILE64 | 第19-20页 |
| 1.3.3 MSC8156 | 第20页 |
| 1.4 研究方法 | 第20-25页 |
| 1.4.1 GEM5模拟器 | 第21-24页 |
| 1.4.2 CACTI模拟器 | 第24页 |
| 1.4.3 PARSEC基准测试集 | 第24-25页 |
| 1.5 论文结构 | 第25-26页 |
| 1.6 课题来源 | 第26-27页 |
| 第二章 高速缓存概述 | 第27-33页 |
| 2.1 高速缓存内部结构 | 第27-30页 |
| 2.2 多级高速缓存架构 | 第30-31页 |
| 2.3 性能指标 | 第31-32页 |
| 2.4 相关工作 | 第32-33页 |
| 第三章 Cache内部配置探究 | 第33-41页 |
| 3.1 缓存容量与组相关数研究 | 第33-37页 |
| 3.2 缓存块长度研究 | 第37-39页 |
| 3.3 本章小结 | 第39-41页 |
| 第四章 多级Cache架构探究 | 第41-53页 |
| 4.1 L1与L2缓存的包含性和容量关系研究 | 第41-43页 |
| 4.2 共享L2 Cache分布性研究 | 第43-44页 |
| 4.3 L2全局共享与簇内共享研究 | 第44-46页 |
| 4.4 缓存一致性协议调研 | 第46-51页 |
| 4.4.1 MESI协议 | 第47-49页 |
| 4.4.2 MOESI协议 | 第49-51页 |
| 4.5 本章小结 | 第51-53页 |
| 第五章 数据预取探究 | 第53-56页 |
| 5.1 数据预取概述 | 第53-54页 |
| 5.2 顺序预取和跨步预取对比实验 | 第54-55页 |
| 5.3 本章小结 | 第55-56页 |
| 第六章 总结和展望 | 第56-58页 |
| 6.1 总结 | 第56-57页 |
| 6.2 工作展望 | 第57-58页 |
| 参考文献 | 第58-60页 |
| 攻读学位期间的项目和成果 | 第60-61页 |
| 参与项目 | 第60页 |
| 专利申请 | 第60-61页 |
| 致谢 | 第61-62页 |
