| 1 绪论 | 第1-19页 |
| 1．1 神经元MOS晶体管的基本结构及特性 | 第9-15页 |
| 1．1．1 单管的基本结构及特点 | 第10-12页 |
| 1．1．2 四端子器件的概念 | 第12-13页 |
| 1．1．3 互补管的基本结构 | 第13-15页 |
| 1．2 神经元MOS及其应用的研究现状 | 第15-16页 |
| 1．3 论文的研究意义及主要内容 | 第16-19页 |
| 1．3．1 论文所开展的主要工作 | 第17页 |
| 1．3．2 本文的内容安排： | 第17-19页 |
| 2 神经元MOS的性能分析 | 第19-39页 |
| 2．1 器件的浮栅增益因子 | 第19-24页 |
| 2．2 神经元MOS电路的速度性能 | 第24-28页 |
| 2．3 神经元MOS电路的功耗 | 第28-31页 |
| 2．4 器件输入端子的限制因素 | 第31-38页 |
| 2．4．1 输入端子数对运算精度的影响 | 第31-32页 |
| 2．4．2 输入端子数对速度的影响 | 第32-37页 |
| 2．4．3 电源电压对输入端子数的影响 | 第37-38页 |
| 2．5 本章小结 | 第38-39页 |
| 3 神经元MOS的HSPICE模型 | 第39-55页 |
| 3．1 神经元MOS浮栅电势的建模 | 第39-41页 |
| 3．2 神经元MOS的SPICE宏模型 | 第41-44页 |
| 3．3 神经元MOS互补管的建模 | 第44-46页 |
| 3．4 神经元MOS电路宏模型的验证 | 第46-47页 |
| 3．5 钟控神经元MOS的建模 | 第47-54页 |
| 3．5．1 钟控神经元MOS浮栅电势的建模 | 第48-49页 |
| 3．5．2 钟控神经元MOS的SPICE宏模型 | 第49-51页 |
| 3．5．3 钟控神经元MOS互补管的建模 | 第51-52页 |
| 3．5．4 钟控神经元MOS模型的验证 | 第52-54页 |
| 3．6 本章小结 | 第54-55页 |
| 4 用神经元MOS实现奇偶校验码系统 | 第55-64页 |
| 4．1 奇偶校验码系统介绍 | 第55-57页 |
| 4．2 基于神经元MOS的奇偶校验码系统 | 第57-63页 |
| 4．3 本章小结 | 第63-64页 |
| 5 神经元MOS在PWM发生器的应用 | 第64-80页 |
| 5．1 PWM技术介绍 | 第64-66页 |
| 5．2 神经元MOS在PWM数字发生器中的应用 | 第66-79页 |
| 5．2．1 带加权的神经元MOS源极跟随电路 | 第67-68页 |
| 5．2．2 差分电路 | 第68-69页 |
| 5．2．3 保持电路 | 第69-70页 |
| 5．2．4 改变电源幅值的方法 | 第70-71页 |
| 5．2．5 电路仿真结果 | 第71-72页 |
| 5．2．6 关于C-vMOS源极跟随器的讨论 | 第72-75页 |
| 5．2．7 比较单元的另一种实现方案 | 第75-78页 |
| 5．2．8 比较单元的精度分析 | 第78-79页 |
| 5．3 本章小结 | 第79-80页 |
| 6 基于神经元MOS的模数匹配滤波器 | 第80-104页 |
| 6．1 CDMA通信系统介绍 | 第80-82页 |
| 6．2 传统的直扩数字匹配滤波器结构 | 第82-83页 |
| 6．3 用神经元MOS实现的匹配滤波器结构 | 第83-86页 |
| 6．4 基于神经元MOS的匹配滤波器电路单元 | 第86-99页 |
| 6．4．1 地址解码器及PN码滑动单元 | 第86-88页 |
| 6．4．2 采样保持单元 | 第88-89页 |
| 6．4．3 差分绝对值单元 | 第89-91页 |
| 6．4．4 求和及门限判决单元 | 第91-92页 |
| 6．4．5 一种新型的高精度神经元MOS源极跟随器 | 第92-98页 |
| 6．4．6 电路的投片制作及测试结果 | 第98-99页 |
| 6．5 结构上的改进 | 第99-103页 |
| 6．6 本章小结 | 第103-104页 |
| 7 工作总结 | 第104-108页 |
| 7．1 主要工作和结论 | 第104-106页 |
| 7．2 主要创新点 | 第106页 |
| 7．3 工作展望 | 第106-108页 |
| 致谢 | 第108-109页 |
| 参考文献 | 第109-121页 |
| 攻读博士学位期间发表的研究论文 | 第121-122页 |