| 摘要 | 第1-10页 |
| ABSTRACT | 第10-11页 |
| 第一章 绪论 | 第11-16页 |
| ·课题背景 | 第11-13页 |
| ·国内外研究现状 | 第13-14页 |
| ·主要研究内容 | 第14页 |
| ·文章的组织结构 | 第14-16页 |
| 第二章 Viterbi 译码算法的实现与改进 | 第16-30页 |
| ·卷积编码 | 第16-19页 |
| ·总体介绍 | 第16页 |
| ·三种表述方法 | 第16-19页 |
| ·卷积编码的应用 | 第19页 |
| ·Viterbi 译码 | 第19-21页 |
| ·卷积码的三种译码方式 | 第19-20页 |
| ·Viterbi 译码的基本原理 | 第20-21页 |
| ·利用 Matlab7.0 构建模拟环境 | 第21-26页 |
| ·总体设计流程 | 第21-22页 |
| ·各模块功能与实现 | 第22-26页 |
| ·算法级改进及论证 | 第26-29页 |
| ·软硬判决性能比对实验 | 第26-28页 |
| ·简化欧式距离与截短法应用实验 | 第28-29页 |
| ·本章小结 | 第29-30页 |
| 第三章 Viterbi 译码器 RTL 级优化与实现 | 第30-49页 |
| ·自研 IPCore 改进及特点 | 第30-31页 |
| ·具体改进 | 第30页 |
| ·总体特点 | 第30页 |
| ·功能描述 | 第30-31页 |
| ·译码器整体设计方案 | 第31-33页 |
| ·整体框图 | 第31-32页 |
| ·输入输出接口列表 | 第32-33页 |
| ·各文件之间调用关系 | 第33页 |
| ·凿孔恢复模块 | 第33-36页 |
| ·总体设计思路 | 第33-34页 |
| ·具体设计方案 | 第34-36页 |
| ·断流功能的支持 | 第36页 |
| ·标准码率 Viterbi 译码模块 | 第36-44页 |
| ·总体设计与等效启动过程 | 第36-37页 |
| ·分支度量单元与简化欧式距离 | 第37-40页 |
| ·加比选单元与并行化算法的研究 | 第40-42页 |
| ·路径更新单元与度量值正常化 | 第42页 |
| ·幸存路径管理单元与截短法 | 第42-44页 |
| ·误码率计算单元与译码正确性评估 | 第44页 |
| ·功能仿真测试 | 第44-46页 |
| ·整体测试波形 | 第44-45页 |
| ·利用MFC 编写直观数据比较程序 | 第45-46页 |
| ·卷积编码器 | 第46-48页 |
| ·卷积编码的选择 | 第46-47页 |
| ·编码器的硬件设计与仿真实验 | 第47-48页 |
| ·本章小结 | 第48-49页 |
| 第四章 Viterbi 译码器真实系统下的测试 | 第49-56页 |
| ·FPGA 一般设计流程 | 第49-51页 |
| ·HAPS-54 开发板 | 第51-52页 |
| ·综合结果 | 第52-54页 |
| ·资源占用 | 第52-53页 |
| ·译码速率 | 第53-54页 |
| ·具体测试 | 第54-55页 |
| ·本章小结 | 第55-56页 |
| 第五章 级联编码的研究 | 第56-62页 |
| ·级联编码 | 第56页 |
| ·级联码的模拟 | 第56-58页 |
| ·块交织技术的引进 | 第58-61页 |
| ·本章小结 | 第61-62页 |
| 第六章 结束语 | 第62-64页 |
| 致谢 | 第64-65页 |
| 参考文献 | 第65-68页 |
| 作者在学期间取得的学术成果 | 第68页 |