串并结合的维特比算法的FPGA实现
| 摘要 | 第1-5页 |
| ABSTRACT | 第5-8页 |
| 第一章 绪论 | 第8-12页 |
| ·研究背景和意义 | 第8-10页 |
| ·研究背景 | 第8-9页 |
| ·研究意义 | 第9-10页 |
| ·论文的主要工作 | 第10页 |
| ·论文的章节安排 | 第10-12页 |
| 第二章 卷积码和维特比译码算法 | 第12-20页 |
| ·信道编码 | 第12-15页 |
| ·卷积码编码原理 | 第12-13页 |
| ·卷积码编码方法 | 第13页 |
| ·卷积码表示方法 | 第13-14页 |
| ·卷积码的自由距离 | 第14-15页 |
| ·维特比译码原理 | 第15-17页 |
| ·维特比译码准则 | 第15-16页 |
| ·维特比算法 | 第16-17页 |
| ·维特比算法复杂度和译码性能 | 第17-20页 |
| ·软判决译码 | 第17页 |
| ·译码蝶形图 | 第17-18页 |
| ·路径度量值位数的选择 | 第18-19页 |
| ·截尾译码与译码深度的选择 | 第19-20页 |
| 第三章 串并结合的维特比译码器设计 | 第20-28页 |
| ·译码器总体设计 | 第20-21页 |
| ·译码器子模块设计 | 第21-24页 |
| ·数据接口模块 | 第21-22页 |
| ·数据读取模块 | 第22页 |
| ·译码处理模块 | 第22-24页 |
| ·数据输出模块 | 第24页 |
| ·路径度量值寄存器设计 | 第24-25页 |
| ·初始度量值的选择 | 第24页 |
| ·路径度量值寄存器的结构 | 第24-25页 |
| ·回溯路径控制 | 第25-28页 |
| ·回溯路径寄存器结构 | 第25-26页 |
| ·回溯过程 | 第26-28页 |
| 第四章 维特比译码器的FPGA实现 | 第28-47页 |
| ·FPGA实现和硬件描述语言 | 第28-30页 |
| ·FPGA实现 | 第28-29页 |
| ·硬件描述语言 | 第29-30页 |
| ·FPGA设计流程 | 第30-33页 |
| ·维特比译码器设计方法 | 第33-36页 |
| ·芯片资源和速度的平衡 | 第33页 |
| ·寄存器的乒乓操作 | 第33-34页 |
| ·ACS单元的流水线处理 | 第34-36页 |
| ·译码器子模块的FPGA实现 | 第36-47页 |
| ·数据接口模块 | 第36-38页 |
| ·数据读取模块 | 第38-40页 |
| ·ACS子模块 | 第40-42页 |
| ·译码处理模块 | 第42-45页 |
| ·数据输出模块 | 第45页 |
| ·译码器顶层模块 | 第45-47页 |
| 第五章 维特比译码器的仿真和测试 | 第47-54页 |
| ·译码器仿真 | 第47-51页 |
| ·功能仿真 | 第47-49页 |
| ·布线后门级仿真 | 第49-51页 |
| ·译码器测试 | 第51-54页 |
| 第六章 结束语 | 第54-56页 |
| ·主要工作总结 | 第54-55页 |
| ·下一步工作展望 | 第55-56页 |
| 参考文献 | 第56-57页 |
| 附录1. 缩略语及符号说明 | 第57-58页 |
| 致谢 | 第58-59页 |
| 攻读硕士学位期间发表论文 | 第59页 |
