基于Σ△调制的锁相小数频率合成
| 致谢 | 第1-6页 |
| 中文摘要 | 第6-7页 |
| ABSTRACT | 第7-10页 |
| 1 引言 | 第10-15页 |
| ·研究的背景和意义 | 第10-11页 |
| ·PLL频率合成电路的基本结构 | 第11-12页 |
| ·小数分频频率合成的基本概念 | 第12-14页 |
| ·本文的主要内容 | 第14-15页 |
| 2 PLL频率合成电路的噪声分析 | 第15-27页 |
| ·PLL频率合成电路的基本特征 | 第15-21页 |
| ·性能指标 | 第15-16页 |
| ·各模块的基本特征 | 第16-21页 |
| ·PLL频率合成电路相位噪声分析 | 第21-25页 |
| ·频率源的稳定度 | 第21-22页 |
| ·振荡器的相位噪声 | 第22-24页 |
| ·分频器中的相位噪声 | 第24-25页 |
| ·小数频率合成设计中噪声问题的处理 | 第25-27页 |
| ·相位补偿法 | 第25-26页 |
| ·ΣΔ调制法 | 第26-27页 |
| 3 ΣΔ调制技术的基本模型及噪声分析 | 第27-39页 |
| ·ΣΔ调制器的结构与分析模型 | 第27-34页 |
| ·ΣΔ调制技术 | 第27-28页 |
| ·ΣΔ调制器 | 第28-33页 |
| ·全数字ΣΔ调制器 | 第33-34页 |
| ·ΣΔ调制器的噪声分析 | 第34-37页 |
| ·一阶ΣΔ调制器的噪声整形 | 第34-35页 |
| ·二阶ΣΔ调制器的噪声整形 | 第35页 |
| ·高阶ΣΔ调制器的噪声整形 | 第35-37页 |
| ·ΣΔ调制电路设计中的噪声分析 | 第37-39页 |
| 4 一种4阶ΣΔ调制器电路的设计 | 第39-61页 |
| ·设计规范 | 第39-40页 |
| ·模块划分及设计 | 第40-43页 |
| ·24bit加法器的设计 | 第41-43页 |
| ·24bit寄存器的设计 | 第43页 |
| ·输出补偿电路的设计 | 第43页 |
| ·功能验证 | 第43-44页 |
| ·逻辑综合 | 第44-48页 |
| ·综合库 | 第44-45页 |
| ·读入设计 | 第45-46页 |
| ·设置坏境 | 第46页 |
| ·设计约束 | 第46-47页 |
| ·综合优化 | 第47页 |
| ·综合结果 | 第47-48页 |
| ·版图设计 | 第48-59页 |
| ·导入设计 | 第48-49页 |
| ·布局规划 | 第49-50页 |
| ·布局 | 第50-51页 |
| ·时钟树综合 | 第51-52页 |
| ·布线 | 第52-54页 |
| ·时序分析 | 第54-55页 |
| ·完成设计 | 第55-56页 |
| ·设计规则检查(DRC) | 第56-57页 |
| ·版图与原理图对比(LVS) | 第57-59页 |
| ·版图后仿真 | 第59-61页 |
| 5 仿真与结果分析 | 第61-63页 |
| 6 结论 | 第63-64页 |
| ·总结 | 第63页 |
| ·展望 | 第63-64页 |
| 参考文献 | 第64-66页 |
| 附录A | 第66-68页 |
| 附录B | 第68-74页 |
| 作者简历 | 第74-76页 |
| 学位论文数据集 | 第76页 |
