| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 第一章 绪论 | 第14-18页 |
| 1.1 课题背景 | 第14页 |
| 1.2 论文研究背景及意义 | 第14-17页 |
| 1.2.1 论文研究背景 | 第14-16页 |
| 1.2.2 论文研究的实际意义 | 第16-17页 |
| 1.3 论文研究内容 | 第17页 |
| 1.4 论文结构安排 | 第17-18页 |
| 第二章 LDPC码概述 | 第18-24页 |
| 2.1 LDPC码的定义 | 第18-19页 |
| 2.2 QC-LDPC码的定义 | 第19-20页 |
| 2.3 LDPC码的Tanner图表示及消息传递过程 | 第20-22页 |
| 2.3.1 LDPC码的Tanner图表示 | 第20-21页 |
| 2.3.2 LDPC码的消息传递过程 | 第21-22页 |
| 2.4 IEEE 802.11n标准下的QC-LDPC码 | 第22-23页 |
| 2.5 本章小结 | 第23-24页 |
| 第三章 码率兼容LDPC编码器设计 | 第24-38页 |
| 3.1 基于RU的编码算法 | 第24-26页 |
| 3.2 直接编码算法 | 第26-27页 |
| 3.3 基于QC-LDPC码的编码算法 | 第27-31页 |
| 3.3.1 SRAA算法 | 第27-29页 |
| 3.3.2 RLA算法 | 第29-30页 |
| 3.3.3 并行设计中RLA算法的推广 | 第30-31页 |
| 3.4 基于RLA系列算法的硬件资源优化 | 第31-34页 |
| 3.5 码率兼容LDPC编码器结构设计 | 第34-37页 |
| 3.5.1 P-ORLA算法模块的码率兼容设计 | 第34-35页 |
| 3.5.2 码率兼容的编码器总体结构 | 第35-36页 |
| 3.5.3 编码器的流水化设计 | 第36-37页 |
| 3.6 本章小结 | 第37-38页 |
| 第四章 码长码率兼容LDPC译码器设计 | 第38-59页 |
| 4.1 LDPC译码算法 | 第38-45页 |
| 4.1.1 LDPC概率译码基本原理 | 第39-41页 |
| 4.1.2 概率域上的置信传播算法 | 第41-42页 |
| 4.1.3 对数域上的置信传播算法 | 第42-44页 |
| 4.1.4 最小和算法 | 第44页 |
| 4.1.5 算法比较和分析 | 第44-45页 |
| 4.2 LDPC译码消息传递方式 | 第45-49页 |
| 4.2.1 Flooding消息传递 | 第45-47页 |
| 4.2.2 Layered消息传递 | 第47-48页 |
| 4.2.3 消息传递方式比较与分析 | 第48-49页 |
| 4.3 分层译码算法的优化 | 第49-53页 |
| 4.3.1 分层译码算法的优化算法提出 | 第49-52页 |
| 4.3.2 优化的分层译码算法性能分析 | 第52-53页 |
| 4.4 码长码率兼容LDPC译码器设计 | 第53-58页 |
| 4.4.1 译码器总体结构 | 第53-54页 |
| 4.4.2 译码器各模块的设计方案 | 第54-58页 |
| 4.5 本章小结 | 第58-59页 |
| 第五章 硬件实现与结果分析 | 第59-74页 |
| 5.1 实现平台 | 第59页 |
| 5.2 基于Vivado HLS的FPGA开发流程简介 | 第59-62页 |
| 5.3 码率兼容的LDPC编码器的实现验证 | 第62-67页 |
| 5.3.1 编码器实现结构说明 | 第62页 |
| 5.3.2 校验位生成端口说明 | 第62-63页 |
| 5.3.3 校验位生成单元的仿真测试结果 | 第63-65页 |
| 5.3.4 校验位生成单元模块综合实现结果 | 第65-67页 |
| 5.4 码长码率兼容的LDPC译码器的实现验证 | 第67-73页 |
| 5.4.1 译码器实现结构说明 | 第67页 |
| 5.4.2 层译码块单元端口说明 | 第67页 |
| 5.4.3 译码块单元仿真测试结果 | 第67-71页 |
| 5.4.4 层译码块单元综合实现结果 | 第71-73页 |
| 5.5 本章小结 | 第73-74页 |
| 第六章 全文总结与展望 | 第74-76页 |
| 6.1 全文总结 | 第74页 |
| 6.2 未来工作展望 | 第74-76页 |
| 致谢 | 第76-77页 |
| 参考文献 | 第77-80页 |
| 硕士研究生期间的研究成果 | 第80页 |
