一种基于DDR4控制器的访存调度优化策略
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 符号对照表 | 第11-12页 |
| 缩略语对照表 | 第12-16页 |
| 第一章 绪论 | 第16-22页 |
| 1.1 课题来源 | 第16页 |
| 1.2 存储系统研究现状 | 第16-19页 |
| 1.2.1 对缓存性能的优化 | 第17-18页 |
| 1.2.2 对内存性能的优化 | 第18-19页 |
| 1.3 存储系统性能量化指标 | 第19-20页 |
| 1.4 主要工作及研究成果 | 第20页 |
| 1.5 论文的组织结构 | 第20-22页 |
| 第二章 DDR4存储器 | 第22-36页 |
| 2.1 当代DRAM结构 | 第22-23页 |
| 2.2 Page管理策略 | 第23-24页 |
| 2.3 DDR4结构和时序参数 | 第24-28页 |
| 2.3.1 DDR发展概况 | 第24-25页 |
| 2.3.2 DDR4简介 | 第25-26页 |
| 2.3.3 DDR4时序参数 | 第26-28页 |
| 2.4 DDR4读写时序分析 | 第28-34页 |
| 2.4.1 DQS时钟信号和突发长度 | 第28-29页 |
| 2.4.2 读操作和写操作 | 第29-30页 |
| 2.4.3 读后读和写后写时序分析 | 第30-32页 |
| 2.4.4 读后写时序分析 | 第32-33页 |
| 2.4.5 写后读时序分析 | 第33-34页 |
| 2.5 本章小结 | 第34-36页 |
| 第三章 Ramulator原型结构 | 第36-46页 |
| 3.1 内存控制器及其子系统 | 第36-37页 |
| 3.2 Ramulator基本结构 | 第37-41页 |
| 3.2.1 CPU模块 | 第37页 |
| 3.2.2 缓存模块 | 第37-38页 |
| 3.2.3 内存控制器模块 | 第38-41页 |
| 3.2.4 内存模块 | 第41页 |
| 3.3 Ramulator使用方法 | 第41页 |
| 3.4 访存调度策略 | 第41-43页 |
| 3.5 SPEC CPU 2006 | 第43-44页 |
| 3.6 本章小结 | 第44-46页 |
| 第四章 访存调度策略设计和实现 | 第46-64页 |
| 4.1 DDR4访存请求建模 | 第46页 |
| 4.2 BG间的调度算法 | 第46-48页 |
| 4.3 BG内的调度算法 | 第48-53页 |
| 4.3.1 读后读算法设计 | 第48-49页 |
| 4.3.2 写后写算法设计 | 第49-50页 |
| 4.3.3 读后写算法设计 | 第50-51页 |
| 4.3.4 写后读算法设计 | 第51-52页 |
| 4.3.5 BG内算法设计总结 | 第52-53页 |
| 4.4 仲裁模块的设计与实现 | 第53-55页 |
| 4.4.1 防饿死机制 | 第53-55页 |
| 4.4.2 多核公平性调度 | 第55页 |
| 4.5 其它模块优化设计 | 第55-62页 |
| 4.5.1 调度模块 | 第55-61页 |
| 4.5.2 地址映射模块 | 第61-62页 |
| 4.6 本章小结 | 第62-64页 |
| 第五章 模拟验证与性能分析 | 第64-82页 |
| 5.1 实验设置 | 第64-66页 |
| 5.2 实验数据分析 | 第66-71页 |
| 5.2.1 调度策略的验证 | 第66-68页 |
| 5.2.2 单核系统下模拟实验 | 第68-69页 |
| 5.2.3 多核系统下模拟实验 | 第69-71页 |
| 5.3 性能评测与量化对比 | 第71-80页 |
| 5.3.1 单核系统下性能评测 | 第71-74页 |
| 5.3.2 多核系统下性能评测 | 第74-80页 |
| 5.4 本章小结 | 第80-82页 |
| 第六章 总结与展望 | 第82-84页 |
| 6.1 工作总结 | 第82-83页 |
| 6.2 研究展望 | 第83-84页 |
| 参考文献 | 第84-88页 |
| 致谢 | 第88-90页 |
| 作者简介 | 第90页 |
