| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 符号对照表 | 第10-11页 |
| 缩略语对照表 | 第11-15页 |
| 第一章 绪论 | 第15-19页 |
| 1.1 研究背景 | 第15页 |
| 1.2 CCSDS的发展及应用 | 第15-16页 |
| 1.3 论文的结构 | 第16-19页 |
| 第二章 相关基础知识简介 | 第19-27页 |
| 2.1 IP over CCSDS空间链路协议简介 | 第19-24页 |
| 2.1.1 IP over CCSDS空间链路协议数据处理流程 | 第20-21页 |
| 2.1.2 CCSDS空间包 | 第21-22页 |
| 2.1.3 复用协议数据单元（ M_PDU） | 第22-23页 |
| 2.1.4 AOS传输帧 | 第23-24页 |
| 2.2 RocketIO简介 | 第24页 |
| 2.3 AURORA协议简介 | 第24-25页 |
| 2.4 DDR3原理简介 | 第25-27页 |
| 2.4.1 DDR3简介 | 第25页 |
| 2.4.2 DDR3存储器特性 | 第25-26页 |
| 2.4.3 内存的工作速度 | 第26页 |
| 2.4.4 DDR3基本功能 | 第26-27页 |
| 第三章 基于IP over CCSDS的高速网关总体设计分析 | 第27-39页 |
| 3.1 AXIS总线协议简介 | 第27-28页 |
| 3.2 基于IP over CCSDS的高速网关需求分析 | 第28-29页 |
| 3.3 基于IP over CCSDS的高速网关总体数据处理流程 | 第29-30页 |
| 3.4 基于IP over CCSDS的高速网关各个模块功能 | 第30-39页 |
| 3.4.1 10G以太网接口 | 第30-31页 |
| 3.4.2 高速查找表模块 | 第31-32页 |
| 3.4.3 IP封装与解封模块 | 第32-33页 |
| 3.4.4 外挂DDR3缓存模块 | 第33页 |
| 3.4.5 队列管理模块 | 第33-37页 |
| 3.4.6 RS编译码模块 | 第37-38页 |
| 3.4.7 高速广域网接口模块 | 第38-39页 |
| 第四章 高速接口电路设计 | 第39-61页 |
| 4.1 10G RocketIO接口设计与实现 | 第39-42页 |
| 4.1.1 10G Rocket IO接口数据处理流程 | 第41页 |
| 4.1.2 一种基于锁相环共享的 10G Rocket IO接口 | 第41-42页 |
| 4.2 10G以太网接口设计实现 | 第42-45页 |
| 4.2.1 10G以太网PHY | 第43页 |
| 4.2.2 10G以太网MAC层 | 第43-44页 |
| 4.2.3 10G以太网接口时钟设计分析 | 第44-45页 |
| 4.3 外挂DDR3缓存设计实现 | 第45-59页 |
| 4.3.1 外挂DDR3缓存的整体结构及模块划分 | 第46-51页 |
| 4.3.2 DDR3控制器用户接口的设计与实现 | 第51-57页 |
| 4.3.3 DDR3宽带利用率仿真分析 | 第57-59页 |
| 4.4 高速广域网接口设计实现 | 第59-61页 |
| 4.4.1 高速广域网接口模块设计 | 第59-60页 |
| 4.4.2 高速广域网接口数据处理流程 | 第60-61页 |
| 第五章 板级调试与测试 | 第61-69页 |
| 5.1 板级调试环境 | 第61-62页 |
| 5.2 调试方法 | 第62-63页 |
| 5.3 板级测试结果分析 | 第63-69页 |
| 5.3.1 功能测试 | 第63-66页 |
| 5.3.2 系统性能测试 | 第66-69页 |
| 第六章 结论与展望 | 第69-71页 |
| 6.1 研究结论 | 第69页 |
| 6.2 研究展望 | 第69-71页 |
| 参考文献 | 第71-73页 |
| 致谢 | 第73-75页 |
| 作者简介 | 第75-76页 |
