| 摘要 | 第4-5页 |
| ABSTRACT | 第5页 |
| 第1章 绪论 | 第8-18页 |
| 1.1 课题背景及来源 | 第8-12页 |
| 1.2 国内外研究现状 | 第12-14页 |
| 1.3 论文的内容 | 第14-16页 |
| 1.4 论文结构安排 | 第16-18页 |
| 第2章 AltiVec技术介绍 | 第18-31页 |
| 2.1 概述 | 第18页 |
| 2.2 AltiVec架构介绍 | 第18-26页 |
| 2.2.1 AltiVec寄存器介绍 | 第21-25页 |
| 2.2.2 AltiVec技术的存取特征 | 第25-26页 |
| 2.3 数据排列格式化类指令 | 第26-29页 |
| 2.3.1 向量打包/解包指令 | 第26-27页 |
| 2.3.2 向量融合指令 | 第27页 |
| 2.3.3 向量分发指令 | 第27-28页 |
| 2.3.4 向量排列指令 | 第28页 |
| 2.3.5 向量选择指令 | 第28页 |
| 2.3.6 向量移位指令 | 第28-29页 |
| 2.4 简单定点类指令 | 第29页 |
| 2.5 复杂定点类指令 | 第29-30页 |
| 2.6 浮点类指令 | 第30页 |
| 2.7 Load/Store类指令 | 第30-31页 |
| 第3章 AltiVec单元的软硬件协同设计流程分析 | 第31-46页 |
| 3.1 概述 | 第31-32页 |
| 3.2 基于HDL仿真平台的单元模块设计流程 | 第32-33页 |
| 3.3 基于System Verilog验证平台的单元模块协同设计流程 | 第33-34页 |
| 3.4 PowerPC405+AltiVec的协同设计流程 | 第34-35页 |
| 3.5 基于虚拟机的顶层协同设计流程 | 第35-37页 |
| 3.6 对AltiVec指令集的格式分类和硬件划分 | 第37-38页 |
| 3.7 AltiVec单元的硬件设计 | 第38-44页 |
| 3.7.1 AltiVec顶层的设计 | 第38-39页 |
| 3.7.2 PowerPC405+AltiVec的顶层架构 | 第39-40页 |
| 3.7.3 Permute Unit的设计 | 第40-44页 |
| 3.8 AltiVec指令的软件模型设计 | 第44-46页 |
| 第4章 AltiVec单元的软硬件协同验证 | 第46-68页 |
| 4.1 概述 | 第46页 |
| 4.2 基于System Verilog验证平台的AltiVec协处理器的功能验证 | 第46-51页 |
| 4.2.1 使用验证平台的目的 | 第46-47页 |
| 4.2.2 System Verilog验证平台的架构 | 第47-49页 |
| 4.2.3 System Verilog验证平台的配置 | 第49-50页 |
| 4.2.4 测试向量边界条件的制定 | 第50页 |
| 4.2.5 验证结果 | 第50-51页 |
| 4.3 对PowerPC405+AltiVec顶层设计进行验证 | 第51-59页 |
| 4.3.1 顶层验证的目的和基本流程 | 第51-52页 |
| 4.3.2 顶层协同验证过程中的软件结果的生成 | 第52-56页 |
| 4.3.3 实验过程 | 第56-59页 |
| 4.3.4 顶层的验证总结 | 第59页 |
| 4.4 PowerPC405+AltiVec的顶层应用软件级别验证 | 第59-68页 |
| 4.4.1 IDCT的应用背景 | 第59-61页 |
| 4.4.2 IDCT核心算法介绍 | 第61-62页 |
| 4.4.3 IDCT的并行化 | 第62-64页 |
| 4.4.4 基于AltiVec技术的反离散余弦变换(IDCT)的实现 | 第64-66页 |
| 4.4.5 使用AltiVec指令后运行IDCT程序的结果 | 第66页 |
| 4.4.6 验证结果 | 第66-68页 |
| 第5章 总结和展望 | 第68-71页 |
| 5.1 全文工作总结 | 第68-69页 |
| 5.2 未来工作展望 | 第69-71页 |
| 发表论文和参加科研情况说明 | 第71-72页 |
| 参考文献 | 第72-75页 |
| 致谢 | 第75-77页 |
