| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 符号对照表 | 第11-12页 |
| 缩略语对照表 | 第12-16页 |
| 第一章 绪论 | 第16-20页 |
| 1.1 研究背景和意义 | 第16-17页 |
| 1.2 本文内容安排 | 第17-20页 |
| 第二章 雷达信号处理基础 | 第20-30页 |
| 2.1 信号模型 | 第20-22页 |
| 2.2 距离脉压 | 第22-24页 |
| 2.2.1 时域脉冲压缩 | 第22-23页 |
| 2.2.2 频域脉冲压缩 | 第23-24页 |
| 2.3 动目标检测 | 第24-27页 |
| 2.3.1 多普勒效应 | 第24-26页 |
| 2.3.2 MTD | 第26-27页 |
| 2.4 速度模糊 | 第27-29页 |
| 2.5 本章小结 | 第29-30页 |
| 第三章 基于Zynq SoC的雷达信号处理硬件平台设计 | 第30-54页 |
| 3.1 Zynq SoC | 第30-36页 |
| 3.1.1 Zynq SoC简介 | 第30-31页 |
| 3.1.2 处理器系统(PS) | 第31-33页 |
| 3.1.3 可编程逻辑(PL) | 第33-34页 |
| 3.1.4 处理器系统和可编程逻辑互联 | 第34-36页 |
| 3.2 Zynq SoC的优势 | 第36-40页 |
| 3.2.1 Zynq与FPGA对比 | 第36-38页 |
| 3.2.2 Zynq与标准处理器对比 | 第38-39页 |
| 3.2.3 Zynq与FPGA+处理器对比 | 第39-40页 |
| 3.3 基于Zynq SoC的雷达信号处理硬件平台设计 | 第40-53页 |
| 3.3.1 硬件平台简介 | 第41-42页 |
| 3.3.2 电源设计 | 第42-46页 |
| 3.3.3 时钟设计 | 第46-49页 |
| 3.3.4 主处理器外围设备设计 | 第49-52页 |
| 3.3.5 硬件平台研制成果 | 第52-53页 |
| 3.4 本章小结 | 第53-54页 |
| 第四章 基于Zynq SoC的雷达信号处理算法实现 | 第54-76页 |
| 4.1 系统工作流程 | 第54-56页 |
| 4.1.1 工作流程 | 第54-55页 |
| 4.1.2 仿真场景构建 | 第55-56页 |
| 4.2 SDSoC开发环境 | 第56-58页 |
| 4.2.1 SDSoC开发环境简介 | 第56-57页 |
| 4.2.2 SDSoC设计流程 | 第57-58页 |
| 4.3 基于SDSoC的算法实现 | 第58-75页 |
| 4.3.1 算法软件实现 | 第58-65页 |
| 4.3.2 硬件加速实现 | 第65-70页 |
| 4.3.3 硬件加速优化 | 第70-75页 |
| 4.4 本章小结 | 第75-76页 |
| 第五章 总结与展望 | 第76-78页 |
| 5.1 论文工作总结 | 第76页 |
| 5.2 展望 | 第76-78页 |
| 参考文献 | 第78-80页 |
| 致谢 | 第80-82页 |
| 作者简介 | 第82-83页 |
