基于FPGA的数据压缩缓存系统研究
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 缩略语对照表 | 第10-14页 |
| 第一章 绪论 | 第14-20页 |
| 1.1 课题研究背景及意义 | 第14-16页 |
| 1.2 国内外研究及现状 | 第16-17页 |
| 1.3 本文工作及组织结构 | 第17-20页 |
| 第二章 Cache设计原理与实现 | 第20-30页 |
| 2.1 Cache介绍 | 第20-22页 |
| 2.2 Cache组织方式 | 第22-26页 |
| 2.2.1 全相联映射方式 | 第23-24页 |
| 2.2.2 直接映射方式 | 第24-25页 |
| 2.2.3 组相联映射方式 | 第25-26页 |
| 2.3 Cache替换策略 | 第26-27页 |
| 2.3.1 随机替换算法 | 第26页 |
| 2.3.2 先入先出算法 | 第26页 |
| 2.3.3 最近最少使用算法 | 第26-27页 |
| 2.4 Cache的读写 | 第27-28页 |
| 2.4.1 Cache读机制 | 第27页 |
| 2.4.2 Cache写回策略 | 第27-28页 |
| 2.5 Cache性能参数 | 第28页 |
| 2.6 本章小结 | 第28-30页 |
| 第三章 缓存系统硬件设计实现 | 第30-48页 |
| 3.1 FPGA简介 | 第30-31页 |
| 3.1.1 FPGA工作原理 | 第30页 |
| 3.1.2 Xilinx存储器接口介绍 | 第30-31页 |
| 3.2 LPAQ硬件压缩系统介绍 | 第31-33页 |
| 3.2.1 LPAQ硬件实现介绍 | 第31-33页 |
| 3.3 缓存系统框架 | 第33-34页 |
| 3.3.1 缓存系统接口设计 | 第33-34页 |
| 3.4 缓存系统映射表和数据表实现 | 第34-35页 |
| 3.5 缓存系统数据查询方式 | 第35页 |
| 3.6 缓存系统内部设计方案 | 第35-42页 |
| 3.6.1 全局控制模块 | 第37-38页 |
| 3.6.2 数据缓冲模块 | 第38-39页 |
| 3.6.3 地址解析模块 | 第39页 |
| 3.6.4 MIG控制模块 | 第39-40页 |
| 3.6.5 数据解析模块 | 第40-41页 |
| 3.6.6 数据回写模块 | 第41页 |
| 3.6.7 替换算法 | 第41-42页 |
| 3.7 缓存系统内部流水线的实现 | 第42-45页 |
| 3.7.1 DDR访问延迟 | 第42-43页 |
| 3.7.2 预处理技术实现 | 第43-44页 |
| 3.7.3 流水线技术实现 | 第44-45页 |
| 3.8 缓存系统单路和多路实现方案 | 第45-46页 |
| 3.8.1 缓存系统单路实现方案 | 第45页 |
| 3.8.2 缓存系统多路实现方案 | 第45-46页 |
| 3.9 本章小结 | 第46-48页 |
| 第四章 优化策略 | 第48-52页 |
| 4.1 缓存系统输入地址分析 | 第48-49页 |
| 4.2 缓存系统空间大小分析 | 第49-50页 |
| 4.3 可动态适配控制器接口 | 第50-51页 |
| 4.3.1 QDR | 第50页 |
| 4.3.2 SRAM | 第50-51页 |
| 4.4 本章小结 | 第51-52页 |
| 第五章 缓存系统性能评估及测试 | 第52-60页 |
| 5.1 系统测试平台介绍 | 第52-54页 |
| 5.1.1 基本测试工具介绍 | 第52页 |
| 5.1.2 系统输入输出组织 | 第52-54页 |
| 5.2 功能仿真测试 | 第54-55页 |
| 5.3 Kintex-7开发板测试 | 第55-57页 |
| 5.4 测试数据分析与结论 | 第57-59页 |
| 5.4.1 系统功能测试分析 | 第57-58页 |
| 5.4.2 系统性能测试分析 | 第58-59页 |
| 5.5 本章小结 | 第59-60页 |
| 第六章 结论和展望 | 第60-62页 |
| 6.1 研究结论 | 第60-61页 |
| 6.2 研究展望 | 第61-62页 |
| 参考文献 | 第62-64页 |
| 致谢 | 第64-66页 |
| 作者简介 | 第66页 |
