| 摘要 | 第1-6页 |
| ABSTRACT | 第6-9页 |
| 第1章 绪论 | 第9-16页 |
| ·课题研究背景及意义 | 第9-11页 |
| ·LDPC 码的研究现状 | 第11-13页 |
| ·LDPC 码译码器硬件实现研究 | 第13-15页 |
| ·论文结构安排 | 第15-16页 |
| 第2章 QC-LDPC 码基本原理及性能分析 | 第16-33页 |
| ·QC-LDPC 码的基本原理 | 第16-20页 |
| ·LDPC 码的定义 | 第16页 |
| ·QC-LDPC 码的定义 | 第16-18页 |
| ·LDPC 码的二分图表示 | 第18-19页 |
| ·QC-LDPC 码的构造 | 第19-20页 |
| ·LDPC 码的译码算法 | 第20-27页 |
| ·基于比特翻转的硬判决译码 | 第20-21页 |
| ·基于软判决的译码 | 第21-22页 |
| ·概率 BP 译码算法 | 第22-24页 |
| ·LLR BP 译码算法 | 第24-26页 |
| ·UMP BP Based 译码算法 | 第26-27页 |
| ·Normalized BP based 译码算法 | 第27页 |
| ·性能仿真分析 | 第27-32页 |
| ·RS 码性能仿真 | 第28页 |
| ·QC-LDPC 码性能仿真 | 第28-31页 |
| ·QC-LDPC 码与 RS 码性能对比分析 | 第31-32页 |
| ·本章小结 | 第32-33页 |
| 第3章 可配置 LDPC 码译码器的 FPGA 设计 | 第33-56页 |
| ·常用 LDPC 译码器的硬件结构 | 第33-36页 |
| ·全并行结构 | 第33-34页 |
| ·串行结构 | 第34-35页 |
| ·部分并行结构 | 第35-36页 |
| ·可配置 QC-LDPC 码译码器的 FPGA 设计 | 第36-51页 |
| ·可配置 QC-LDPC 码译码器的整体结构 | 第36-38页 |
| ·基于基矩阵的数据处理 | 第38-40页 |
| ·QC-LDPC 码译码器信息存储模块 | 第40-42页 |
| ·QC-LDPC 码译码器的时序设计 | 第42-48页 |
| ·校验节点信息更新 CNU | 第48-50页 |
| ·变量节点信息更新 VNU | 第50-51页 |
| ·可配置 QC-LDPC 码译码器的测试 | 第51-55页 |
| ·本章小结 | 第55-56页 |
| 第4章 系统测试的设计与实现 | 第56-61页 |
| ·基于 ModelSim 的系统测试 | 第56-57页 |
| ·基于 FPGA 硬件平台的系统测试 | 第57-60页 |
| ·本章小结 | 第60-61页 |
| 第5章 多元 LDPC 码译码器实现方案设计分析 | 第61-69页 |
| ·多元 LDPC 码译码算法比较分析 | 第61-64页 |
| ·多元 LDPC 码的标准 BP 算法 | 第61-63页 |
| ·扩展最小和 EMS 译码算法 | 第63-64页 |
| ·不同译码算法复杂度比较分析 | 第64页 |
| ·基于 EMS 算法的译码器硬件结构设计分析 | 第64-68页 |
| ·多元 LDPC 码译码器整体结构 | 第64-65页 |
| ·校验节点更新模块 CNU 的设计 | 第65-67页 |
| ·变量节点更新模块 VNU 的设计 | 第67-68页 |
| ·本章小结 | 第68-69页 |
| 结论 | 第69-71页 |
| 参考文献 | 第71-76页 |
| 攻读硕士学位期间发表的论文和取得的科研成果 | 第76-77页 |
| 致谢 | 第77页 |
