基于FPGA集群的浮点矩阵乘加速研究
| 摘要 | 第9-10页 |
| ABSTRACT | 第10页 |
| 第一章 绪论 | 第12-21页 |
| 1.1 引言 | 第12-15页 |
| 1.1.1 选题背景 | 第12-13页 |
| 1.1.2 研究意义 | 第13-15页 |
| 1.2 研究现状 | 第15-18页 |
| 1.2.1 发展概况 | 第15页 |
| 1.2.2 矩阵乘法国内外研究现状 | 第15-16页 |
| 1.2.3 浮点运算部件研究现状 | 第16-18页 |
| 1.3 本文主要工作和创新点 | 第18-19页 |
| 1.4 组织安排 | 第19-20页 |
| 1.5 本章小结 | 第20-21页 |
| 第二章 相关研究 | 第21-35页 |
| 2.1 引言 | 第21页 |
| 2.2 IEEE754浮点数标准 | 第21-23页 |
| 2.2.1 单精度浮点数 | 第21-22页 |
| 2.2.2 双精度浮点数 | 第22-23页 |
| 2.3 线性代数原理 | 第23-25页 |
| 2.3.1 基本矩阵运算 | 第23-24页 |
| 2.3.2 矩阵分块方法 | 第24-25页 |
| 2.4 FPGA概述 | 第25-29页 |
| 2.4.1 FPGA基本工作原理 | 第25-27页 |
| 2.4.2 FPGA的设计流程 | 第27-29页 |
| 2.5 网络接口芯片NIC介绍 | 第29-30页 |
| 2.6 通信协议的介绍 | 第30-34页 |
| 2.6.1 主机接口层协议 | 第31页 |
| 2.6.2 传输层协议 | 第31-33页 |
| 2.6.3 网络层协议 | 第33-34页 |
| 2.7 本章小结 | 第34-35页 |
| 第三章 FPGA集群加速方案设计 | 第35-43页 |
| 3.1 引言 | 第35页 |
| 3.2 FPGA互连系统总体架构设计 | 第35-36页 |
| 3.3 直连加速部件设计与实现 | 第36-41页 |
| 3.3.1 NIO基本通信架构介绍 | 第37-38页 |
| 3.3.2 立即数MP描述符 | 第38-39页 |
| 3.3.3 直连硬件结构设计 | 第39-41页 |
| 3.4 本章小结 | 第41-43页 |
| 第四章 多FPGA浮点矩阵乘并行加速研究 | 第43-51页 |
| 4.1 引言 | 第43页 |
| 4.2 乘法累加器原理 | 第43-46页 |
| 4.3 全并行流水线结构设计 | 第46-48页 |
| 4.4 硬件模块结构设计 | 第48-50页 |
| 4.4.1 乘法累加器硬件模块结构 | 第48-49页 |
| 4.4.2 浮点乘法器硬件模块结构 | 第49-50页 |
| 4.5 本章小结 | 第50-51页 |
| 第五章 设计验证与性能分析 | 第51-62页 |
| 5.1 引言 | 第51页 |
| 5.2 软件平台及硬件平台介绍 | 第51-53页 |
| 5.2.1 实验软件平台介绍 | 第51-52页 |
| 5.2.2 硬件实验平台介绍 | 第52-53页 |
| 5.3 性能分析 | 第53-59页 |
| 5.3.1 OE模块仿真性能分析 | 第53-55页 |
| 5.3.2 MAC仿真性能分析 | 第55-58页 |
| 5.3.3 综合性能分析 | 第58-59页 |
| 5.4 不同平台加速性能分析 | 第59-62页 |
| 结束语 | 第62-63页 |
| 致谢 | 第63-64页 |
| 参考文献 | 第64-69页 |
| 作者在学期间取得的学术成果 | 第69页 |
