中文摘要 | 第5-6页 |
Abstract | 第6页 |
第1章 绪论 | 第10-15页 |
1.1 CT系统发展状况 | 第10-11页 |
1.1.1 单层螺旋CT | 第10页 |
1.1.2 多层螺旋CT | 第10-11页 |
1.2 CT系统物理原理 | 第11页 |
1.3 CT装置的基本结构 | 第11-13页 |
1.4 国内外研究现状与存在问题 | 第13页 |
1.5 课题背景及意义 | 第13-14页 |
1.6 本文研究内容 | 第14-15页 |
第2章 EDA技术概述 | 第15-22页 |
2.1 FPGA概述 | 第15-17页 |
2.1.1 FPGA的基本结构 | 第15-16页 |
2.1.2 CPLD的基本结构 | 第16-17页 |
2.1.3 FPGA/CPLD的区别 | 第17页 |
2.2 FPGA设计流程 | 第17-19页 |
2.3 数字系统设计方法 | 第19-20页 |
2.3.1 自顶向下的设计 | 第19页 |
2.3.2 自底而上的设计 | 第19-20页 |
2.4 开发平台介绍 | 第20页 |
2.5 系统总体设计 | 第20-21页 |
2.6 本章小结 | 第21-22页 |
第3章 CT数据存储系统设计 | 第22-33页 |
3.1 存储器的分类 | 第22-23页 |
3.1.1 RAM(随机存取存储器) | 第22-23页 |
3.1.2 ROM(只读存储器) | 第23页 |
3.2 存储芯片选择 | 第23-27页 |
3.2.1 RLDRAM和QDR2+SRAM对比 | 第24页 |
3.2.2 RLDRAM和DDR3 SDRAM对比 | 第24-27页 |
3.3 性能指标可行性分析 | 第27页 |
3.3.1 数据读写速度可行性分析 | 第27页 |
3.3.2 时钟相位差异调整可行性分析 | 第27页 |
3.3.3 数据总线冲突可行性分析 | 第27页 |
3.4 产品架构 | 第27-29页 |
3.5 方案结论 | 第29页 |
3.6 MT49H32M18芯片介绍 | 第29-32页 |
3.7 本章小结 | 第32-33页 |
第4章 高速传输系统硬件设计 | 第33-54页 |
4.1 高速串行I/O的相关技术 | 第33-34页 |
4.2 高速串行输出方案定制 | 第34-39页 |
4.2.1 设计方案比较 | 第35-37页 |
4.2.2 通道歪斜 | 第37-38页 |
4.2.3 延时分析 | 第38页 |
4.2.4 其他分析 | 第38-39页 |
4.3 7系列收发器概述 | 第39-45页 |
4.3.1 GTX收发器结构简介 | 第40-42页 |
4.3.2 通道锁相环 | 第42-45页 |
4.4 时钟模块设计 | 第45-47页 |
4.5 GTX工作模式介绍 | 第47-48页 |
4.6 COMMA对齐 | 第48-49页 |
4.7 GTX复位流程 | 第49-50页 |
4.8 SFP+光纤端口设计 | 第50-52页 |
4.9 本章小结 | 第52-54页 |
第5章 高速传输系统软件设计 | 第54-66页 |
5.1 8B/10B编码介绍 | 第54-57页 |
5.1.1 8B/10B编码原理 | 第54-56页 |
5.1.2 8B/10B编码模块设计 | 第56-57页 |
5.2 Aurora 8B/10B通讯协议 | 第57-60页 |
5.2.1 典型的连接功能方案 | 第57-58页 |
5.2.2 Aurora中的数据流 | 第58-59页 |
5.2.3 帧类型 | 第59页 |
5.2.4 流量控制 | 第59-60页 |
5.2.5 固有流量的控制 | 第60页 |
5.2.6 用户流量控制 | 第60页 |
5.3 Aurora 8B/10B核定制 | 第60-64页 |
5.3.1 AXI4-Stream位排序 | 第61-62页 |
5.3.2 数据传输 | 第62-64页 |
5.4 Aurora 8B/1OB IP核生成 | 第64-65页 |
5.5 本章小结 | 第65-66页 |
第6章 CT仿真数据存储与高速传输装置测试 | 第66-70页 |
6.1 存储系统开发板通讯建立 | 第66-68页 |
6.2 数据传输系统开发板通讯建立 | 第68-69页 |
6.3 本章小结 | 第69-70页 |
第7章 总结与展望 | 第70-71页 |
7.1 本研究的总结 | 第70页 |
7.2 本研究的局限性和展望 | 第70-71页 |
参考文献 | 第71-73页 |
致谢 | 第73页 |