基于RS-TPMP的多标准LDPC译码器设计与实现
| 摘要 | 第4-5页 |
| Abstract | 第5-6页 |
| 第1章 绪论 | 第9-16页 |
| 1.1 课题来源 | 第9页 |
| 1.2 课题研究背景和现状 | 第9-13页 |
| 1.3 课题研究目的与意义 | 第13-14页 |
| 1.4 本文的工作内容和结构 | 第14-16页 |
| 第2章 LDPC码及其译码算法分析 | 第16-26页 |
| 2.1 LDPC码Tanner图表示 | 第16页 |
| 2.2 规则LDPC码与非规则LDPC码 | 第16-18页 |
| 2.3 多标准LDPC码译码器的调度算法分析 | 第18-24页 |
| 2.3.1 TDMP调度算法分析 | 第18-21页 |
| 2.3.2 RS‐TPMP调度算法分析 | 第21-24页 |
| 2.4 多标准LDPC码译码器算法调度方案确定 | 第24-25页 |
| 2.5 本章小结 | 第25-26页 |
| 第3章 多标准LDPC码译码器的硬件总体设计 | 第26-36页 |
| 3.1 译码器硬件总体框架设计 | 第26-29页 |
| 3.2 译码器硬件流程图设计 | 第29-32页 |
| 3.3 译码器只读存储器设计 | 第32-33页 |
| 3.4 译码器系统Pipeline时序设计 | 第33-34页 |
| 3.5 译码器系统状态机设计 | 第34-35页 |
| 3.6 本章小结 | 第35-36页 |
| 第4章 多标准LDPC码译码器部分模块设计 | 第36-47页 |
| 4.1 译码器的输入调序矩阵变换原理与设计 | 第36-40页 |
| 4.2 译码器的行列更新和提前迭代时序设计 | 第40-43页 |
| 4.3 译码器的数据处理模块设计 | 第43-45页 |
| 4.4 最小值搜索单元设计 | 第45-46页 |
| 4.5 译码输出模块设计 | 第46页 |
| 4.6 本章小结 | 第46-47页 |
| 第5章 多标准LDPC码译码器RTL仿真结果分析 | 第47-58页 |
| 5.1 译码器整体时序图和仿真结果分析 | 第47-51页 |
| 5.2 译码器部分主控仿真结果分析 | 第51-52页 |
| 5.3 数据处理模块仿真结果分析 | 第52-56页 |
| 5.4 最小值搜索单元仿真结果分析 | 第56页 |
| 5.5 译码器输出调序仿真结果分析 | 第56-57页 |
| 5.6 本章小结 | 第57-58页 |
| 第6章 总结与展望 | 第58-60页 |
| 致谢 | 第60-61页 |
| 参考文献 | 第61-63页 |
