| 摘要 | 第4-6页 |
| ABSTRACT | 第6-7页 |
| 第一章 绪论 | 第10-16页 |
| 1.1 研究背景及研究意义 | 第10页 |
| 1.2 信道仿真仪的研究现状 | 第10-12页 |
| 1.3 论文的主要工作 | 第12-13页 |
| 1.4 论文组织结构 | 第13-16页 |
| 第二章 信道仿真仪的软硬件平台 | 第16-28页 |
| 2.1 软件无线电相关知识 | 第16-18页 |
| 2.2 信道仿真仪硬件平台 | 第18-21页 |
| 2.2.1 硬件平台总体介绍 | 第18-20页 |
| 2.2.2 基带处理模块中FPGA介绍 | 第20-21页 |
| 2.3 信道仿真仪软件模块介绍 | 第21-27页 |
| 2.3.1 总体软件功能模块介绍 | 第21-25页 |
| 2.3.2 FPGA中软件模块介绍 | 第25-27页 |
| 2.4 本章总结 | 第27-28页 |
| 第三章 信道抽头系数插值模块设计及实现 | 第28-38页 |
| 3.1 信道抽头系数插值 | 第28页 |
| 3.2 FPGA中的插值算法 | 第28-30页 |
| 3.2.1 基于DFT的插值 | 第28-29页 |
| 3.2.2 线性滤波器插值 | 第29-30页 |
| 3.2.3 线性多项式插值 | 第30页 |
| 3.3 插值算法的设计及实现 | 第30-34页 |
| 3.3.1 插值算法的设计 | 第31-32页 |
| 3.3.2 插值算法的实现 | 第32-33页 |
| 3.3.3 Modelsim结果仿真及分析 | 第33-34页 |
| 3.4 插值算法的改进优化 | 第34-37页 |
| 3.4.1 插值算法的改进优化 | 第35-36页 |
| 3.4.2 线性插值算法改进的实现及Modelsim仿真结果分析 | 第36-37页 |
| 3.5 本章总结 | 第37-38页 |
| 第四章 信道仿真仪时延模块的设计与实现 | 第38-50页 |
| 4.1 信道仿真仪的径时延分辨率 | 第38-39页 |
| 4.1.1 信道模型的径时延 | 第38页 |
| 4.1.2 信道仿真仪时延分辨率 | 第38-39页 |
| 4.1.3 信道仿真仪中的整数时延 | 第39页 |
| 4.1.4 信道仿真仪中的分数时延 | 第39页 |
| 4.2 信道仿真仪中时延算法的设计及FPGA实现 | 第39-49页 |
| 4.2.1 整数时延的FPGA实现 | 第39-41页 |
| 4.2.2 分数时延滤波器的FPGA实现 | 第41-45页 |
| 4.2.3 结果仿真及分析 | 第45-49页 |
| 4.3 本章总结 | 第49-50页 |
| 第五章 信道仿真仪卷积模块设计 | 第50-58页 |
| 5.1 标准信道模型仿真的卷积处理 | 第50页 |
| 5.2 标准信道模型的信道冲激响应 | 第50-52页 |
| 5.3 基于FPGA的卷积处理方法 | 第52-55页 |
| 5.3.1 基于时域的信号卷积处理 | 第52-53页 |
| 5.3.2 基于频域的信号卷积处理 | 第53-54页 |
| 5.3.3 时域和频域复杂度以及实时性分析 | 第54-55页 |
| 5.4 信道仿真仪卷积模块设计方案 | 第55-56页 |
| 5.5 本章总结 | 第56-58页 |
| 第六章 全文总结与展望 | 第58-60页 |
| 6.1 全文总结 | 第58-59页 |
| 6.2 未来展望 | 第59-60页 |
| 参考文献 | 第60-64页 |
| 附录缩略语表 | 第64-66页 |
| 致谢 | 第66-68页 |
| 攻读学位期间发表的学术论文目录 | 第68页 |