| 摘要 | 第5-6页 |
| abstract | 第6-7页 |
| 第一章 绪论 | 第18-24页 |
| 1.1 时间触发网络的研究背景 | 第18-19页 |
| 1.2 时间触发网络的国内外研究现状 | 第19页 |
| 1.3 时间触发以太网的研究意义 | 第19-22页 |
| 1.4 本文的研究内容与结构 | 第22-24页 |
| 第二章 时间触发以太网相关协议分析 | 第24-41页 |
| 2.1 SAE AS6802与IEEE 1588 协议对比 | 第24-25页 |
| 2.2 SAE AS6802在TTE网络中的算法 | 第25-31页 |
| 2.2.1 协议控制帧PCF | 第26页 |
| 2.2.2 透明时钟算法 | 第26-27页 |
| 2.2.3 协议控制帧固化算法 | 第27-29页 |
| 2.2.4 协议控制帧压缩算法 | 第29-31页 |
| 2.2.4.1 收集阶段 | 第29-30页 |
| 2.2.4.2 计算阶段 | 第30页 |
| 2.2.4.3 延时阶段 | 第30-31页 |
| 2.3 时间同步的实现 | 第31-35页 |
| 2.3.1 时间同步初始化 | 第32页 |
| 2.3.2 时间同步的建立与维护 | 第32-35页 |
| 2.3.2.1 CM设备的时钟修正 | 第33-34页 |
| 2.3.2.2 SM、SC设备的时钟修正 | 第34-35页 |
| 2.4 时间同步的监测与重建 | 第35-36页 |
| 2.5 TTE网络数据流服务 | 第36-38页 |
| 2.5.1 时间触发数据流 | 第36-38页 |
| 2.5.2 传统以太网数据流 | 第38页 |
| 2.6 TTE网络的不足与改进 | 第38-40页 |
| 2.7 本章小结 | 第40-41页 |
| 第三章 时间触发以太网节点卡设计方案 | 第41-51页 |
| 3.1 整体方案框架 | 第41-42页 |
| 3.2 协调子层RS与MAC层功能 | 第42-43页 |
| 3.3 SAE AS6802协议功能与TT帧调度功能 | 第43-44页 |
| 3.4 Wishbone-DMA功能 | 第44-46页 |
| 3.4.1 数据读写设计 | 第45页 |
| 3.4.2 中断操作设计 | 第45-46页 |
| 3.5 ET帧切割与重组功能 | 第46-49页 |
| 3.5.1 ET帧重组 | 第47-48页 |
| 3.5.2 ET帧切割 | 第48-49页 |
| 3.6 链路监测与冗余切换设计 | 第49-50页 |
| 3.7 本章小结 | 第50-51页 |
| 第四章 时间触发以太网节点卡硬件逻辑实现 | 第51-90页 |
| 4.1 RS层硬件逻辑实现 | 第51-53页 |
| 4.1.1 tte_rs模块实现 | 第51页 |
| 4.1.2 transmit_control模块实现 | 第51-53页 |
| 4.1.3 back_off模块实现 | 第53页 |
| 4.2 MAC层硬件逻辑实现 | 第53-59页 |
| 4.2.1 MAC层接收逻辑实现 | 第53-56页 |
| 4.2.1.1 max_rx逻辑实现 | 第53-54页 |
| 4.2.1.2 rx_buffer逻辑实现 | 第54-55页 |
| 4.2.1.3 rx_align逻辑实现 | 第55-56页 |
| 4.2.2 MAC层发送逻辑实现 | 第56-59页 |
| 4.3 TT_Controller硬件逻辑实现 | 第59-76页 |
| 4.3.1 SM协议状态机逻辑实现 | 第60-65页 |
| 4.3.2 SC协议状态机逻辑实现 | 第65-66页 |
| 4.3.3 PCF帧处理逻辑实现 | 第66-69页 |
| 4.3.3.1 PCF帧发送逻辑实现 | 第66-68页 |
| 4.3.3.2 PCF帧接收逻辑实现 | 第68-69页 |
| 4.3.4 TT帧处理逻辑实现 | 第69-73页 |
| 4.3.4.1 TT帧发送逻辑实现 | 第69-71页 |
| 4.3.4.2 TT帧接收逻辑实现 | 第71-73页 |
| 4.3.5 固化函数逻辑实现 | 第73-75页 |
| 4.3.6 时钟修正逻辑实现 | 第75-76页 |
| 4.3.7 同步检测逻辑实现 | 第76页 |
| 4.4 DMA硬件逻辑实现 | 第76-85页 |
| 4.4.1 DMA主模式逻辑设计 | 第77-82页 |
| 4.4.1.1 内存读操作逻辑实现 | 第77-78页 |
| 4.4.1.2 内存写操作逻辑实现 | 第78-80页 |
| 4.4.1.3 内存读写仲裁逻辑实现 | 第80-81页 |
| 4.4.1.4 主模式总线接口逻辑实现 | 第81-82页 |
| 4.4.2 DMA从模式逻辑设计 | 第82-85页 |
| 4.4.2.1 从模式接口逻辑实现 | 第82-83页 |
| 4.4.2.2 寄存器组逻辑实现 | 第83-85页 |
| 4.5 冗余管理硬件逻辑实现 | 第85-89页 |
| 4.5.1 PHY芯片管理模块实现 | 第85-87页 |
| 4.5.1.1 phy_control模块逻辑实现 | 第85-86页 |
| 4.5.1.2 mdio模块逻辑实现 | 第86-87页 |
| 4.5.2 端口切换逻辑实现 | 第87-88页 |
| 4.5.3 切换复位管理逻辑实现 | 第88-89页 |
| 4.6 本章小结 | 第89-90页 |
| 第五章 节点卡硬件逻辑仿真与测试 | 第90-120页 |
| 5.1 硬件逻辑仿真 | 第90-113页 |
| 5.1.1 RS层逻辑验证 | 第91-95页 |
| 5.1.1.1 接收逻辑仿真 | 第92-93页 |
| 5.1.1.2 发送逻辑仿真 | 第93-95页 |
| 5.1.2 MAC层逻辑验证 | 第95-103页 |
| 5.1.2.1 接收方向逻辑仿真 | 第96-100页 |
| 5.1.2.1 发送方向逻辑仿真 | 第100-103页 |
| 5.1.3 TT_Controller逻辑验证 | 第103-109页 |
| 5.1.3.1 TT帧调度仿真 | 第103-104页 |
| 5.1.3.2 PCF帧调度仿真 | 第104-106页 |
| 5.1.3.3 时间同步仿真 | 第106-109页 |
| 5.1.4 Wishbone-DMA逻辑验证 | 第109-110页 |
| 5.1.4.1 Master模式数据帧读写仿真 | 第109-110页 |
| 5.1.4.2 Slave模式寄存器读写仿真 | 第110页 |
| 5.1.5 链路冗余检测逻辑验证 | 第110-112页 |
| 5.1.6 代码覆盖率统计 | 第112-113页 |
| 5.2 硬件测试 | 第113-119页 |
| 5.2.1 硬件环境与软件环境介绍 | 第113-115页 |
| 5.2.2 测试环境 | 第115-116页 |
| 5.2.2.1 网络结构 | 第115页 |
| 5.2.2.2 测试数据 | 第115-116页 |
| 5.2.3 功能测试 | 第116-119页 |
| 5.2.3.1 PCF帧测试 | 第116页 |
| 5.2.3.2 TT帧数据测试 | 第116-117页 |
| 5.2.3.3 帧切割重组测试 | 第117-119页 |
| 5.3 本章小结 | 第119-120页 |
| 第六章 总结与展望 | 第120-122页 |
| 6.1 总结 | 第120页 |
| 6.2 展望 | 第120-122页 |
| 致谢 | 第122-123页 |
| 参考文献 | 第123-126页 |
| 攻读硕士学位期间取得的成果 | 第126-127页 |
