基于多核DSP的LTE基带发送链路并行化研究和实现
| 摘要 | 第3-4页 |
| Abstract | 第4页 |
| 注释表 | 第13-15页 |
| 第1章 引言 | 第15-21页 |
| 1.1 课题研究背景及意义 | 第15-16页 |
| 1.2 课题研究现状 | 第16-18页 |
| 1.2.1 TD-LTE基带性能指标 | 第16-17页 |
| 1.2.2 多核DSP并行技术发展现状 | 第17-18页 |
| 1.3 论文主要研究内容 | 第18-19页 |
| 1.4 论文组织结构 | 第19-21页 |
| 第2章 基于多核DSP的LTE下行链路分析 | 第21-41页 |
| 2.1 LTE下行链路概述 | 第22-27页 |
| 2.1.1 下行发送处理分析 | 第22-24页 |
| 2.1.2 关键模块算法分析 | 第24-27页 |
| 2.2 多核DSP平台概述 | 第27-37页 |
| 2.2.1 软硬件平台简介 | 第28-31页 |
| 2.2.2 相关硬件加速模块简介 | 第31-34页 |
| 2.2.3 多核DSP的并行方法 | 第34-37页 |
| 2.3 基于DSP的关键模块并行化分析 | 第37-40页 |
| 2.3.1 PDSCH信道模块并行分析 | 第37-38页 |
| 2.3.2 调制并行分析 | 第38页 |
| 2.3.3 预编码并行分析 | 第38-39页 |
| 2.3.4 OFDM并行分析 | 第39-40页 |
| 2.4 本章小结 | 第40-41页 |
| 第3章 指令级与数据级并行优化 | 第41-54页 |
| 3.1 下行链路复杂度评估 | 第41-42页 |
| 3.2 调制模块优化 | 第42-45页 |
| 3.2.1 调制模块算法并实现 | 第42-44页 |
| 3.2.2 调制模块性能分析 | 第44-45页 |
| 3.3 层映射和预编码模块优化 | 第45-50页 |
| 3.3.1 层映射和预编码算法并行实现 | 第45-48页 |
| 3.3.2 层映射和预编码模块性能分析 | 第48-50页 |
| 3.4 PDSCH资源映射模块优化 | 第50-53页 |
| 3.4.1 PDSCH资源映射算法并行实现 | 第50-52页 |
| 3.4.2 PDSCH资源映射模块性能分析 | 第52-53页 |
| 3.5 本章小结 | 第53-54页 |
| 第4章 基于硬件模块的LTE下行链路的优化 | 第54-67页 |
| 4.1 BCP协处理器的实现与性能分析 | 第54-57页 |
| 4.1.1 BCP模块实现 | 第54-56页 |
| 4.1.2 BCP性能分析 | 第56-57页 |
| 4.2 FFTC协处理器实现与性能分析 | 第57-61页 |
| 4.2.1 FFTC模块实现 | 第57-59页 |
| 4.2.2 FFTC性能分析 | 第59-61页 |
| 4.3 EDMA3硬件模块实现与性能分析 | 第61-62页 |
| 4.3.1 EDMA3模块的实现 | 第61-62页 |
| 4.3.2 EDMA3性能分析 | 第62页 |
| 4.4 链路级硬件模块编排及流水设计 | 第62-66页 |
| 4.5 本章小结 | 第66-67页 |
| 第5章 LTE下行发送链路的多核并行研究与实现 | 第67-87页 |
| 5.1 多核DSP的并行架构设计 | 第67-71页 |
| 5.1.1 软件并行设计方法 | 第67-69页 |
| 5.1.2 软件设计并行方案选择 | 第69-71页 |
| 5.2 任务并行划分设计 | 第71-76页 |
| 5.2.1 任务的并行划分方法 | 第72-74页 |
| 5.2.2 下行任务划分设计案 | 第74-76页 |
| 5.3 多核通信方案设计 | 第76-78页 |
| 5.3.1 DSP核内通信方案 | 第76页 |
| 5.3.2 DSP核间通信方案 | 第76-78页 |
| 5.4 LTE下行多核并行的实现 | 第78-84页 |
| 5.4.1 四核程序设计 | 第79-82页 |
| 5.4.2 下行基带整体并行架构实现 | 第82-84页 |
| 5.5 性能测试 | 第84-86页 |
| 5.5.1 测试方法 | 第84-86页 |
| 5.5.2 加速比测试值 | 第86页 |
| 5.6 本章小结 | 第86-87页 |
| 第6章 总结与展望 | 第87-89页 |
| 6.1 工作总结 | 第87-88页 |
| 6.2 工作展望 | 第88-89页 |
| 参考文献 | 第89-92页 |
| 致谢 | 第92-93页 |
| 攻读硕士学位期间从事的科研工作及取得的成果 | 第93页 |
