基于IEEE1588标准的智能合并单元的研究
| 摘要 | 第1-6页 |
| Abstract | 第6-9页 |
| 第1章 绪论 | 第9-13页 |
| ·课题背景及研究目的和意义 | 第9-10页 |
| ·IEEE1588标准的研究现状 | 第10-11页 |
| ·合并单元的研究现状 | 第11页 |
| ·论文主要研究内容 | 第11-13页 |
| 第2章 IEEE1588时间同步技术 | 第13-23页 |
| ·PTP时钟同步模型 | 第13-19页 |
| ·PTP系统 | 第13-14页 |
| ·PTP网络的基本假设和建议 | 第14页 |
| ·PTP报文类型 | 第14-15页 |
| ·PTP设备类型 | 第15-19页 |
| ·PTP时钟同步过程 | 第19-22页 |
| ·主从层次的建立 | 第19-20页 |
| ·PTP同步的基本原理 | 第20-22页 |
| ·本章小结 | 第22-23页 |
| 第3章 IEEE1588标准在合并单元中的应用 | 第23-30页 |
| ·合并单元的研究与分析 | 第23-25页 |
| ·合并单元的定义 | 第23-24页 |
| ·合并单元的通信特点 | 第24-25页 |
| ·合并单元的功能要求 | 第25页 |
| ·IEEE1588实现网络精确时间同步 | 第25-28页 |
| ·IEEE1588同步对时的优势 | 第26页 |
| ·时间戳的获取 | 第26-27页 |
| ·影响同步精度的因素 | 第27-28页 |
| ·基于IEEE1588的合并单元组网方案 | 第28-29页 |
| ·本章小结 | 第29-30页 |
| 第4章 合并单元的硬件设计 | 第30-39页 |
| ·硬件的整体设计方案 | 第30-31页 |
| ·主要芯片的选型 | 第31-34页 |
| ·CPU芯片的选型 | 第31-32页 |
| ·FPGA的选型 | 第32-33页 |
| ·以太网控制芯片的选择 | 第33-34页 |
| ·数据接收与处理模块电路设计 | 第34-37页 |
| ·FPGA模块与MPC8313E的连接 | 第34页 |
| ·MPC8313E与SDRAM接口电路设计 | 第34-36页 |
| ·MPC8313E与Flash接口电路设计 | 第36-37页 |
| ·以太网通信模块电路设计 | 第37-38页 |
| ·本章小结 | 第38-39页 |
| 第5章 合并单元的软件设计 | 第39-51页 |
| ·实时操作系统的选择 | 第39-40页 |
| ·同步功能模块的设计 | 第40-42页 |
| ·数据还原模块的设计 | 第42-45页 |
| ·曼彻斯特解码模块 | 第42-43页 |
| ·CRC校验模块 | 第43-44页 |
| ·数据排序模块 | 第44-45页 |
| ·数据处理模块的设计 | 第45-48页 |
| ·数字滤波器的设计 | 第45-46页 |
| ·有效值和相位差的计算 | 第46-47页 |
| ·相位补偿 | 第47-48页 |
| ·数据帧发送模块的设计 | 第48-50页 |
| ·本章小结 | 第50-51页 |
| 第6章 结论与展望 | 第51-52页 |
| 参考文献 | 第52-55页 |
| 攻读硕士学位期间发表的学术论文及其它成果 | 第55-56页 |
| 致谢 | 第56页 |
