| 摘要 | 第1-5页 |
| ABSTRACT | 第5-9页 |
| 第一章 绪论 | 第9-13页 |
| ·课题背景及研究意义 | 第9-10页 |
| ·国内外研究现状及发展态势 | 第10-11页 |
| ·本文主要工作与组织结构 | 第11-13页 |
| 第二章 卷积与RS 码编解码原理 | 第13-30页 |
| ·卷积码 | 第13-19页 |
| ·卷积码基础 | 第13-15页 |
| ·卷积码编码 | 第15页 |
| ·Viterbi 译码算法 | 第15-19页 |
| ·RS 码 | 第19-26页 |
| ·RS 码基础 | 第19页 |
| ·RS 码编码 | 第19-20页 |
| ·RS 码译码算法 | 第20-26页 |
| ·性能仿真 | 第26-29页 |
| ·卷积码性能仿真与参数选择 | 第27-28页 |
| ·RS 与卷积码级联的性能仿真 | 第28-29页 |
| ·小结 | 第29-30页 |
| 第三章 主要模块设计及FPGA 实现 | 第30-49页 |
| ·系统总体设计与模块划分 | 第30页 |
| ·Viterbi 译码的 FPGA 实现 | 第30-36页 |
| ·总体设计与模块划分 | 第30-31页 |
| ·分支量度计算模块 | 第31-32页 |
| ·加比选模块(ACSU) | 第32-33页 |
| ·幸存路径管理模块 | 第33-34页 |
| ·最小PM 路径查找模块 | 第34-35页 |
| ·Viterbi 译码模块功能仿真 | 第35-36页 |
| ·RS 码编码的FPGA 实现 | 第36-38页 |
| ·有限域GF( 28 ) 上的元素计算 | 第36-37页 |
| ·RS（255，223）编码实现 | 第37-38页 |
| ·RS 码译码的FPGA 实现 | 第38-44页 |
| ·RS（255，223）译码总体设计与模块划分 | 第38-39页 |
| ·RS（255，223）码伴随式计算模块 | 第39-40页 |
| ·错误位置多项式计算模块 | 第40-41页 |
| ·钱(Chien) 搜索和福尼(Forney) 算法 | 第41-43页 |
| ·RS(255,223)译码器功能仿真 | 第43-44页 |
| ·帧同步检测的设计与实现 | 第44-46页 |
| ·并行扰码与解扰的设计与实现 | 第46-48页 |
| ·小结 | 第48-49页 |
| 第四章 系统的FPGA 实现与测试 | 第49-57页 |
| ·FPGA 设计及软硬件平台简介 | 第49-51页 |
| ·解码器性能仿真与分析 | 第51-52页 |
| ·单板测试与分析 | 第52-56页 |
| ·仿真条件 | 第52-53页 |
| ·仿真结果与分析 | 第53-55页 |
| ·资源耗用与时序分析 | 第55-56页 |
| ·Chipscope 测试 | 第56页 |
| ·小结 | 第56-57页 |
| 第五章 总结与展望 | 第57-59页 |
| 致谢 | 第59-60页 |
| 参考文献 | 第60-63页 |
| 攻读硕士期间取得的成果 | 第63-64页 |