| 第一章 绪论 | 第1-13页 |
| 1．1 课题的背景及来源 | 第9-10页 |
| 1．1．1 国内外研究现状 | 第9-10页 |
| 1．2 本论文研究采用的技术及意义 | 第10-11页 |
| 1．3 采用FPGA作为系统的实现手段 | 第11-12页 |
| 1．4 论文研究的内容 | 第12页 |
| 1．5 论文的安排 | 第12-13页 |
| 第二章 高层次设计方法 | 第13-29页 |
| 2．1 ASIC设计技术的发展 | 第14-15页 |
| 2．2 电路系统的设计方法 | 第15-18页 |
| 2．2．1 由底向上的设计 | 第16页 |
| 2．2．2 自顶向下设计 | 第16页 |
| 增加设计师的设计生产率 | 第16-17页 |
| 增加设计的重用性 | 第17页 |
| 错误的早期发觉 | 第17-18页 |
| 2．3 硬件描述语言 | 第18-22页 |
| 2．3．1 VHDL语言概述 | 第18-19页 |
| 2．3．2 VHDL语言的特点 | 第19页 |
| VHDL是工业标准的文本格式语言 | 第19页 |
| VHDL能同时支持仿真和综合 | 第19-20页 |
| VHDL是一种并发执行的语言 | 第20页 |
| VHDL支持结构化设计，以及TOP-DOWN设计方法 | 第20页 |
| 支持多风格的描述方法 | 第20页 |
| 2．3．3 VHDL语言的描述方法 | 第20-21页 |
| 行为级描述 | 第21页 |
| 数据流（Data Flow）描述 | 第21页 |
| 结构描述 | 第21-22页 |
| 2．4 自顶向下技术的设计流程及关键技术 | 第22-26页 |
| 2．4．1 系统设计 | 第22页 |
| 系统功能分析 | 第22-23页 |
| 体系结构设计 | 第23页 |
| 系统描述 | 第23-24页 |
| 系统功能仿真 | 第24-25页 |
| 2．4．2 综合优化 | 第25页 |
| 系统的综合优化 | 第25页 |
| 门级仿真 | 第25-26页 |
| 2．4．3 系统实现 | 第26页 |
| 2．5 设计复用与IP设计 | 第26-28页 |
| 2．6 小结 | 第28-29页 |
| 第三章 1752/1754功能设计 | 第29-37页 |
| 3．1 1752/1754的功能概述 | 第29-33页 |
| （一） RDYD信号 | 第29-30页 |
| （二） 错误检测 | 第30-31页 |
| （三） 外部地址错误检测 | 第31页 |
| （四） 系统Watch-Dog | 第31页 |
| （五） 计时时钟发生器 | 第31-32页 |
| （六） 首次存储器错误地址 | 第32页 |
| （七） 启动ROM支持 | 第32-33页 |
| 3．2 1752/1754结构概述 | 第33-35页 |
| 3．2．1 ADDRESS LATCH/REGISTER | 第33页 |
| 3．2．2 CONTROL LOGIC | 第33-34页 |
| 3．2．3 SYSTEM TEST LOGIC | 第34页 |
| 3．2．4 ILLEGAL ADDRESS LOGIC | 第34页 |
| 3．2．5 PARITY GENERATION LOGIC | 第34页 |
| 3．2．6 TIMER LOGIC | 第34-35页 |
| 3．2．7 等待产生逻辑 | 第35页 |
| 3．3 1752/1754自测试程序概述 | 第35-36页 |
| 3．4 小结 | 第36-37页 |
| 第四章 1752/1754功能的研究和设计 | 第37-54页 |
| 4．1 可编程的MEMORY和I/O访问的READY信号 | 第37-38页 |
| 4．2 100KHz时钟输出。 | 第38-39页 |
| 4．3 可编程的WATCH-DOG，范围从1微秒到1分钟 | 第39-43页 |
| 4．4 可编程的总线超时功能 | 第43-44页 |
| 4．5 存储器校验产生。 | 第44页 |
| 4．6 未实现的存储器和I／O地址错误检测 | 第44-45页 |
| 4．7 首次存储器错误地址寄存器。 | 第45-46页 |
| 4．8 启动ROM | 第46-47页 |
| 4．9 内建自测试程序（限1754）。 | 第47-51页 |
| 4．10 MEMR，MEMW，IOR，IOW，INTA信号产生模块 | 第51-53页 |
| 4．11 小结 | 第53-54页 |
| 第五章 系统描述与功能仿真 | 第54-65页 |
| 5．1 系统的描述方法及层次结构划分 | 第54-55页 |
| 5．2 系统的VHDL描述 | 第55-59页 |
| 5．3 系统功能仿真 | 第59-60页 |
| 5．4 本文采用的仿真信息生成方法 | 第60-64页 |
| 5．4．1 MIL-STD-1750A CPU的IU单元 | 第60-62页 |
| 5．4．2 TEXTIO文件的格式 | 第62-63页 |
| 5．4．3 编写IU模型的注意事项 | 第63页 |
| 5．4．4 使用这种仿真激励产生方法的优点 | 第63-64页 |
| 5．5 小结 | 第64-65页 |
| 第六章 系统的综合与实现 | 第65-74页 |
| 6．1 综合的基本概念 | 第65-68页 |
| 6．1．1 综合的进程 | 第65-66页 |
| 6．1．2 综合的约束 | 第66-67页 |
| 6．1．3 属性描述 | 第67-68页 |
| 6．1．4 综合的过程 | 第68页 |
| 6．2 1752的综合 | 第68-70页 |
| 6．2．1 1752的面积约束 | 第69页 |
| 6．2．2 1752时间约束优化 | 第69-70页 |
| 6．2．3 1752系统的综合结果 | 第70页 |
| 6．3 系统的FPGA实现 | 第70-72页 |
| 6．4 集成系统的性能评价 | 第72-74页 |
| 第七章 结束语 | 第74-75页 |
| 参考文献 | 第75-78页 |
| 致谢 | 第78-79页 |
