| 摘要 | 第1-4页 |
| Abstract | 第4-7页 |
| 第一章 绪论 | 第7-11页 |
| ·研究背景和意义 | 第7-9页 |
| ·以太网技术概述 | 第7-8页 |
| ·可编程逻辑器件FPGA 概述 | 第8-9页 |
| ·嵌入式数据传输接口的开发必要性 | 第9页 |
| ·国内外研究现状 | 第9-10页 |
| ·主要工作和内容安排 | 第10-11页 |
| 第二章 FPGA 数字系统设计与芯片选型 | 第11-19页 |
| ·FPGA 数字系统设计 | 第11-13页 |
| ·可编程逻辑器件FPGA 概述 | 第11页 |
| ·FPGA 设计流程 | 第11-13页 |
| ·可编程逻辑器件（FPGA 芯片）选型 | 第13-15页 |
| ·Altera 公司FPGA 芯片概述 | 第13-14页 |
| ·Cyclone II 概述 | 第14-15页 |
| ·千兆PHY 芯片和网络隔离变压器选型 | 第15-19页 |
| ·千兆PHY 芯片BCM5461S | 第15-17页 |
| ·千兆网络隔离变压器VT-3007S | 第17-19页 |
| 第三章 TCP/IP 网络通信协议与IEEE802.3 协议 | 第19-31页 |
| ·TCP/IP 网络通信协议 | 第19-26页 |
| ·计算机网络的体系结构 | 第19页 |
| ·TCP/IP 体系结构 | 第19-21页 |
| ·UDP 报文格式 | 第21-23页 |
| ·IP 数据报通用格式 | 第23-26页 |
| ·IEEE802.3 协议 | 第26-29页 |
| ·IEEE802.3 概述 | 第26页 |
| ·IEEE802.3 帧格式 | 第26-28页 |
| ·无效以太网帧 | 第28-29页 |
| ·千兆以太网基础 | 第29-31页 |
| 第四章 千兆以太网接口的FPGA 硬件实现 | 第31-49页 |
| ·千兆以太网接口的硬件设计总体规划 | 第31-32页 |
| ·数据封装概述 | 第32-33页 |
| ·数据封装和发送模块的FPGA 硬件实现 | 第33-44页 |
| ·数据封装和发送模块的总结构 | 第33-35页 |
| ·数据封装和发送模块的设计要点和难点 | 第35-36页 |
| ·数据封装和发送模块的端口说明 | 第36页 |
| ·各个关键子模块的实现 | 第36-44页 |
| ·数据封装和发送模块的综合与仿真 | 第44-49页 |
| ·数据封装和发送模块的综合结果 | 第44-46页 |
| ·数据封装和发送模块的仿真结果 | 第46-49页 |
| 第五章 CHECKSUM 和CRC32 算法概述及其硬件实现 | 第49-63页 |
| ·引言 | 第49页 |
| ·CHECKSUM 算法 | 第49-52页 |
| ·CHECKSUM 算法介绍 | 第49-50页 |
| ·CHECKSUM 算法的硬件实现 | 第50-52页 |
| ·CRC32 算法 | 第52-63页 |
| ·CRC 概述 | 第52-54页 |
| ·任意位CRC 算法并行化原理 | 第54-55页 |
| ·CRC32 算法的原理 | 第55-56页 |
| ·CRC32 算法16 位并行的硬件实现 | 第56-63页 |
| 第六章 结论和展望 | 第63-65页 |
| 致谢 | 第65-67页 |
| 参考文献 | 第67-69页 |
| 研究成果 | 第69-70页 |