| 摘要 | 第1-6页 |
| Abstract | 第6-10页 |
| 第1章 绪论 | 第10-18页 |
| ·研究背景 | 第10-12页 |
| ·研究现状 | 第12-13页 |
| ·国外研究现状 | 第12页 |
| ·国内研究现状 | 第12-13页 |
| ·微处理器可靠性设计的常见技术 | 第13-16页 |
| ·从工艺的角度 | 第13页 |
| ·从电路设计的角度 | 第13-14页 |
| ·从微结构设计的角度 | 第14-15页 |
| ·从软件设计的角度 | 第15-16页 |
| ·本文的研究目标与研究方法 | 第16-17页 |
| ·本文的组织结构 | 第17-18页 |
| 第2章 高可靠微处理器设计的关键技术研究及其可靠性理论分析 | 第18-39页 |
| ·引言 | 第18-19页 |
| ·微处理器设计的保护策略 | 第19-22页 |
| ·时序电路的保护策略 | 第20页 |
| ·组合电路的保护策略 | 第20-21页 |
| ·有限状态机的保护策略 | 第21-22页 |
| ·三模冗余技术 | 第22-27页 |
| ·三模冗余技术基本思想 | 第22-23页 |
| ·三模冗余技术的分析 | 第23-25页 |
| ·三模冗余技术的改进 | 第25-27页 |
| ·检错纠错编码技术 | 第27-34页 |
| ·EDAC技术思想简介 | 第27页 |
| ·奇偶校验码和海明码 | 第27-32页 |
| ·EDAC技术性能分析 | 第32-33页 |
| ·EDAC技术的改进 | 第33-34页 |
| ·三模冗余技术与EDAC技术对比 | 第34-35页 |
| ·VHDL与VerilogHDL | 第35-38页 |
| ·硬件描述语言概要 | 第35-36页 |
| ·VerilogHDL和VHDL的比较 | 第36-37页 |
| ·VerilogHDL目前的应用情况和适用的设计 | 第37页 |
| ·采用VerilogHDL设计复杂数字电路的优点 | 第37-38页 |
| ·本章小结 | 第38-39页 |
| 第3章 定时器的加固策略研究 | 第39-56页 |
| ·引言 | 第39页 |
| ·定时器2的功能 | 第39-42页 |
| ·16位可捕获的定时器/计数器 | 第40页 |
| ·16位自动装入时间常数定时器/计数器模式 | 第40页 |
| ·定时器2的具体工作方式 | 第40-42页 |
| ·定时器2的结构组成分析 | 第42-43页 |
| ·定时器加固技术研究 | 第43-53页 |
| ·三模冗余技术加固定时器实现 | 第43-47页 |
| ·时空三模冗余技术加固定时器实现 | 第47-52页 |
| ·EDAC技术加固定时器实现 | 第52-53页 |
| ·加固后的性能面积比 | 第53-55页 |
| ·本章小结 | 第55-56页 |
| 第4章 中断控制器的加固策略研究 | 第56-64页 |
| ·引言 | 第56页 |
| ·中断控制器的功能 | 第56-59页 |
| ·中断源 | 第56-57页 |
| ·外部中断 | 第57页 |
| ·定时器中断 | 第57-58页 |
| ·串行通信中断 | 第58页 |
| ·中断优先级 | 第58页 |
| ·中断寄存器冲突 | 第58-59页 |
| ·中断应答周期 | 第59页 |
| ·中断延迟 | 第59页 |
| ·中断源硬件结构图 | 第59-60页 |
| ·中断控制器中的FSM加固策略 | 第60-63页 |
| ·FSM的结构 | 第61页 |
| ·状态编码方式 | 第61-62页 |
| ·加固同步FSM的策略 | 第62-63页 |
| ·中断控制部件的FSM修改方案 | 第63页 |
| ·本章小结 | 第63-64页 |
| 结论 | 第64-65页 |
| 参考文献 | 第65-69页 |
| 攻读硕士学位期间发表的论文和取得的科研成果 | 第69-70页 |
| 致谢 | 第70页 |