多模数字电视解调器关键技术研究
| 摘要 | 第1-5页 |
| Abstract | 第5-6页 |
| 目录 | 第6-9页 |
| 1. 绪论 | 第9-17页 |
| ·数字电视概述 | 第9-10页 |
| ·数字电视的概念 | 第9页 |
| ·数字电视中的收/发关键技术 | 第9-10页 |
| ·地面数字电视国际标准 | 第10-11页 |
| ·美国——ATSC | 第10-11页 |
| ·欧洲——DVB-T | 第11页 |
| ·日本——ISDB-T | 第11页 |
| ·我国——DTMB | 第11页 |
| ·DTMB系统和CMMB系统 | 第11-13页 |
| ·DTMB系统 | 第11-12页 |
| ·CMMB系统 | 第12-13页 |
| ·OFDM系统 | 第13-16页 |
| ·OFDM系统的优点 | 第15页 |
| ·OFDM系统的缺点 | 第15-16页 |
| ·课题的研究工作和本文内容安排 | 第16页 |
| ·本章小结 | 第16-17页 |
| 2. FFT处理器算法与建模 | 第17-42页 |
| ·快速傅里叶算法 | 第17-23页 |
| ·库利图基算法 | 第17-18页 |
| ·混合基算法 | 第18-19页 |
| ·素因子算法 | 第19-20页 |
| ·WFTA算法 | 第20-23页 |
| ·FFT处理器算法的标准要求 | 第23页 |
| ·FFT处理器的算法选用依据 | 第23-24页 |
| ·3780点FFT处理器的算法分解 | 第24-26页 |
| ·4096点FFT处理器的算法分解 | 第26页 |
| ·FFT处理器的硬件位宽 | 第26-41页 |
| ·FFT处理器中各模块定点位宽的考虑 | 第26-27页 |
| ·各模块的定点位宽与联系 | 第27-29页 |
| ·定点位宽FFT模型的MATLAB仿真 | 第29-41页 |
| ·本章小结 | 第41-42页 |
| 3. FFT处理器实现 | 第42-59页 |
| ·FFT处理器的指标 | 第42页 |
| ·FFT处理器的实现结构 | 第42-44页 |
| ·基于Memeory结构的FFT处理器 | 第42-43页 |
| ·基于流水线结构的FFT处理器 | 第43页 |
| ·基于并行结构的FFT处理器 | 第43-44页 |
| ·FFT处理器的硬件设计 | 第44-53页 |
| ·接收机系统对3780点FFT处理器的要求 | 第44页 |
| ·3780点FFT处理器硬件设计要点与难点 | 第44-46页 |
| ·4096点FFT处理器硬件设计要求 | 第46-49页 |
| ·处理器中关键模块的实现 | 第49-53页 |
| ·FFT处理器的RTL仿真与综合 | 第53-57页 |
| ·RTL代码功能划分与端口 | 第53-54页 |
| ·RTL代码的功能与性能验证 | 第54-55页 |
| ·RTL仿真结果 | 第55-57页 |
| ·FPGA综合 | 第57页 |
| ·本章小结 | 第57-59页 |
| 4. FWT处理器设计 | 第59-65页 |
| ·DTMB系统的信道估计 | 第59-60页 |
| ·FWT处理器的硬件设计 | 第60-61页 |
| ·RTL代码功能划分与端口 | 第61-62页 |
| ·RTL仿真结果 | 第62-63页 |
| ·FPGA综合 | 第63-64页 |
| ·本章小结 | 第64-65页 |
| 5. BCH与LDPC译码器 | 第65-70页 |
| ·BCH译码器 | 第65-68页 |
| ·BCH码原理 | 第65-66页 |
| ·BCH码的译码算法 | 第66-68页 |
| ·LDPC码译码器研究 | 第68-69页 |
| ·LDPC码译码算法 | 第68-69页 |
| ·LDPC码译码器的结构 | 第69页 |
| ·本章小结 | 第69-70页 |
| 6. 总结与展望 | 第70-72页 |
| ·论文工作总结 | 第70页 |
| ·展望 | 第70-72页 |
| 参考文献 | 第72-75页 |
| 申请学位期间发表的学术论文 | 第75-76页 |
| 致谢 | 第76页 |
