| 第一章 绪论 | 第1-18页 |
| §1．1 数字高清晰度电视地面传输系统 | 第7-10页 |
| §1．1．1 数字高清晰度电视地面传输系统方案 | 第7-8页 |
| §1．1．2 数字高清晰度电视地面传输接收端方案 | 第8-10页 |
| §1．2 超深亚微米ASIC设计的挑战 | 第10-12页 |
| §1．2．1 半导体工艺发展趋势 | 第10页 |
| §1．2．2 超深亚微米ASIC设计的挑战 | 第10-12页 |
| §1．3 超深亚微米ASIC设计解决方案 | 第12-16页 |
| §1．3．1 设计与设计验证 | 第12-14页 |
| §1．3．2 实现与实现验证 | 第14-16页 |
| §1．3．3 ASIC设计前后端实现的融合趋势 | 第16页 |
| §1．4 本文内容安排 | 第16-18页 |
| 第二章 前端实现——逻辑综合 | 第18-46页 |
| §2．1 逻辑综合简介 | 第18-24页 |
| §2．1．1 基本概念 | 第18-20页 |
| §2．1．2 优化阶段 | 第20-24页 |
| §2．2 面向逻辑综合的HDL代码风格 | 第24-34页 |
| §2．2．1 Verilog语句的等效硬件电路 | 第24-28页 |
| §2．2．2 综合前和综合后仿真的不匹配 | 第28-31页 |
| §2．2．3 有效综合的HDL代码风格 | 第31-34页 |
| §2．3 延时计算与线负载模型 | 第34-38页 |
| §2．3．1 基于路径的时序计算 | 第35-36页 |
| §2．3．2 线负载模型 | 第36-38页 |
| §2．4 逻辑综合策略 | 第38-42页 |
| §2．4．1 面向项目进度的低风险逻辑综合策略 | 第38-40页 |
| §2．4．2 面向规模的高效逻辑综合策略 | 第40-42页 |
| §2．5 ATSC-8VSB芯片的逻辑综合实现 | 第42-43页 |
| §2．6 本章小结 | 第43-46页 |
| 第三章 后端实现——版图设计 | 第46-56页 |
| §3．1 基于标准单元的版图设计简介 | 第46-48页 |
| §3．2 版图布局规划（Floorplanning） | 第48-52页 |
| §3．2．1 确定版图大小 | 第49-50页 |
| §3．2．2 构建供电网络和时钟树 | 第50-51页 |
| §3．2．3 I/O布置 | 第51-52页 |
| §3．3 布置布线（Place&Route） | 第52-54页 |
| §3．3．1 布置（Placement） | 第52页 |
| §3．3．2 布线（Routing） | 第52-54页 |
| §3．4 ATSC-8VSB的版图实现 | 第54-55页 |
| §3．5 本章小结 | 第55-56页 |
| 第四章 可测试设计与测试解决方案 | 第56-68页 |
| §4．1 可测试设计 | 第56-57页 |
| §4．1．1 芯片测试的重要性 | 第56-57页 |
| §4．1．2 可测试设计的目标 | 第57页 |
| §4．2 基于SAF模型的故障检测 | 第57-62页 |
| §4．2．1 SAF故障模型 | 第57-58页 |
| §4．2．2 SAF检测原理 | 第58-61页 |
| §4．2．3 时序电路SAF检测的难点 | 第61-62页 |
| §4．3 基于扫描链的可测试设计 | 第62-65页 |
| §4．3．1 可测性 | 第62页 |
| §4．3．2 可扫描触发器与扫描链构造 | 第62-64页 |
| §4．3．3 计及扫描链影响的逻辑综合 | 第64-65页 |
| §4．4 ATSC-8VSB芯片可测试设计与测试解决方案的实现 | 第65-67页 |
| §4．5 本章小结 | 第67-68页 |
| 第五章 静态验证技术 | 第68-81页 |
| §5．1 验证技术的发展 | 第68-70页 |
| §5．1．1 传统验证技术瓶颈 | 第68-69页 |
| §5．1．2 现代验证技术需求 | 第69页 |
| §5．1．3 静态验证技术简介 | 第69-70页 |
| §5．2 静态时序验证 | 第70-74页 |
| §5．2．1 模拟工艺波动 | 第70-72页 |
| §5．2．2 真实性分析 | 第72页 |
| §5．2．3 信号完整性的分析 | 第72-74页 |
| §5．3 形式验证 | 第74-76页 |
| §5．4 ATSC-8VSB芯片的静态验证 | 第76-80页 |
| §5．5 本章小结 | 第80-81页 |
| 全文总结 | 第81-83页 |
| 参考文献 | 第83-86页 |
| 致谢 | 第86页 |