前言 | 第1-23页 |
第一章 可编程逻辑器件概述 | 第23-42页 |
1.1 可编程逻辑器件的发展历程 | 第23-25页 |
1.2 ASIC、FPGA/CPLD技术 | 第25-28页 |
1.2.1 ASIC技术 | 第25-27页 |
1.2.2 FPGA/CPLD技术 | 第27-28页 |
1.3 ALTERA可编程逻辑器件简介 | 第28-34页 |
1.3.1 ALTERA FLEX 10KE/ACEX 1K功能结构描述 | 第29-31页 |
1.3.2 ALTERA FLEX 10KE/ACEX 1K器件特点 | 第31-34页 |
1.4 可编程逻辑器件的开发设计 | 第34-39页 |
1.4.1 可编程逻辑器件开发平台 | 第34-35页 |
1.4.2 可编程逻辑器件的设计方法 | 第35-37页 |
1.4.3 可编程逻辑器件的设计语言——VHDL语言 | 第37-39页 |
1.5 采用可编程逻辑器件制造专用通信芯片的必要性 | 第39-42页 |
第二章 高速铁路安全信息光纤局域网 | 第42-60页 |
2.1 计算机局域网概述 | 第42-45页 |
2.2 网络拓扑结构 | 第45-48页 |
2.2.1 星型拓扑 | 第45-46页 |
2.2.2 总线拓扑 | 第46-47页 |
2.2.3 环形拓扑 | 第47页 |
2.2.4 树型拓扑 | 第47-48页 |
2.3 网络的介质访问控制方法 | 第48-53页 |
2.3.1 争用方法 | 第49页 |
2.3.2 标记环介质访问控制 | 第49-50页 |
2.3.3 时间片分割环访问控制 | 第50-51页 |
2.3.4 寄存器插入环访问控制 | 第51-52页 |
2.3.5 时分多重访问介质访问控制(TDMA) | 第52页 |
2.3.6 位映象介质访问控制(BIT-MAP) | 第52-53页 |
2.4 高速铁路信号安全信息光纤局域网 | 第53-60页 |
2.4.1 高速铁路安全信息光纤局域网的拓扑结构 | 第55-58页 |
2.4.2 高速铁路安全信息光纤局域网的介质访问控制方法 | 第58-60页 |
第三章 高速铁路安全信息光纤局域网节点通信协议及其分析 | 第60-75页 |
3.1 数据通信协议 | 第60-68页 |
3.1.1 地址 | 第61页 |
3.1.2 主站帧格式 | 第61-63页 |
3.1.3 从站帧格式 | 第63页 |
3.1.4 链路结构 | 第63-64页 |
3.1.5 链路协议的传输控制 | 第64页 |
3.1.6 传输差错控制 | 第64-66页 |
3.1.7 网络状态的管理 | 第66页 |
3.1.8 主备倒换控制 | 第66-68页 |
3.2 网络节点设备协议流程分析 | 第68-75页 |
第四章 光纤局域网网络节点设备的硬件实现 | 第75-91页 |
4.1 网络节点设备的技术要求 | 第75-77页 |
4.2 网络节点设备的硬件结构 | 第77-86页 |
4.2.1 传统光纤局域网网络节点设备的硬件结构 | 第77-78页 |
4.2.2 专用通信芯片的实现 | 第78-83页 |
4.2.3 ISA总线 | 第83-86页 |
4.3 网络节点设备的通信方式 | 第86-88页 |
4.3.1 主站网络节点设备与PC机的通信 | 第87页 |
4.3.2 从站网络节点设备与PC机的通信 | 第87-88页 |
4.4 专用通信芯片的引脚分配及注意事项 | 第88-91页 |
第五章 光纤局域网专用通信芯片的模块化设计 | 第91-111页 |
5.1 专用通信芯片的设计 | 第91-95页 |
5.1.1 专用通信芯片的设计方法 | 第91-93页 |
5.1.2 专用通信芯片的层次化设计及功能模块划分 | 第93-95页 |
5.2 专用通信芯片的功能模块设计及软件仿真 | 第95-108页 |
5.2.1 CRC校验模块 | 第95-97页 |
5.2.2 串并变换模块 | 第97-99页 |
5.2.3 并串变换模块 | 第99-100页 |
5.2.4 帧检测模块 | 第100-102页 |
5.2.5 RAM读写数据模块 | 第102-106页 |
5.2.6 主站控制模块 | 第106-108页 |
5.3 专用通信芯片VHDL程序的配置与下载 | 第108-109页 |
5.4 硬件试验及结论 | 第109-111页 |
参考文献 | 第111-113页 |