| 摘要 | 第1-6页 |
| ABSTRACT | 第6-7页 |
| 致谢 | 第7-13页 |
| 第一章 绪论 | 第13-18页 |
| ·DDR SDRAM 的发展 | 第13-15页 |
| ·DDR2 内存控制器的发展 | 第15-16页 |
| ·课题的研究目标、内容 | 第16页 |
| ·论文结构 | 第16-18页 |
| 第二章 DDR2 SDRAM | 第18-28页 |
| ·DDR2 SDRAM 的功能描述 | 第18-26页 |
| ·加电和初始化 | 第18-19页 |
| ·配置模式寄存器和扩展模式寄存器命令 | 第19-23页 |
| ·激活命令 | 第23-24页 |
| ·读写访问 | 第24-25页 |
| ·预加电操作 | 第25-26页 |
| ·刷新操作 | 第26页 |
| ·Nop 和Deselect 命令 | 第26页 |
| ·DDR2 SDRAM 的状态转移 | 第26-27页 |
| ·小结 | 第27-28页 |
| 第三章 DDR2 内存控制器传输层的设计 | 第28-39页 |
| ·控制管理部件 | 第29-33页 |
| ·配置接口 | 第31-32页 |
| ·主机端口接口 | 第32页 |
| ·指令序列 | 第32-33页 |
| ·用户请求接口 | 第33-34页 |
| ·存储体控制逻辑 | 第34-36页 |
| ·仲裁器 | 第36-38页 |
| ·仲裁算法 | 第36-37页 |
| ·DDR2 控制器的仲裁算法 | 第37页 |
| ·设计实现 | 第37-38页 |
| ·小结 | 第38-39页 |
| 第四章 DDR2 内存存储结构及指令重排技术的研究 | 第39-47页 |
| ·逻辑Bank | 第39-41页 |
| ·内存管理 | 第41-42页 |
| ·内存工作原理 | 第41页 |
| ·Bank 管理 | 第41-42页 |
| ·指令重排 | 第42-44页 |
| ·请求指令重排 | 第42-44页 |
| ·结果重排 | 第44页 |
| ·设计实现 | 第44-46页 |
| ·指令请求流水 | 第44-45页 |
| ·基于页寻址的指令重排 | 第45-46页 |
| ·重排缓冲器的控制 | 第46页 |
| ·结果重排序 | 第46页 |
| ·小结 | 第46-47页 |
| 第五章 DDR2 内存控制器物理层的设计 | 第47-59页 |
| ·物理层控制单元 | 第47-49页 |
| ·写数据通路 | 第49-52页 |
| ·读写控制 | 第50-51页 |
| ·写数据传输通路 | 第51-52页 |
| ·读数据通路 | 第52-54页 |
| ·ECC 检验和纠错 | 第54-58页 |
| ·ECC 检验和纠错原理 | 第54-55页 |
| ·设计实现 | 第55-58页 |
| ·小结 | 第58-59页 |
| 第六章 验证平台设计 | 第59-72页 |
| ·验证平台架构 | 第59-60页 |
| ·总线功能模型 | 第60-68页 |
| ·配置口总线功能模型 | 第60-64页 |
| ·主端口总线功能模型 | 第64-66页 |
| ·DDR2 SDRAM 模式 | 第66页 |
| ·DDR SDRAM 阵列模型 | 第66-68页 |
| ·总线监控和检查 | 第68-69页 |
| ·DDR2 总线监控和检查 | 第68-69页 |
| ·主端口总线监控 | 第69页 |
| ·配置口总线监控 | 第69页 |
| ·黄金参考模型 | 第69页 |
| ·待测器件（DUT） | 第69页 |
| ·系统应用功能 | 第69-71页 |
| ·复位、上电和系统配置 | 第70页 |
| ·时钟 | 第70页 |
| ·性能评估 | 第70-71页 |
| ·错误和警告 | 第71页 |
| ·反馈信息 | 第71页 |
| ·仿真控制 | 第71页 |
| ·参数表 | 第71页 |
| ·小结 | 第71-72页 |
| 第七章 总结与展望 | 第72-73页 |
| ·总结 | 第72页 |
| ·展望 | 第72-73页 |
| 参考文献 | 第73-75页 |
| 攻读硕士学位期间发表的论文 | 第75-76页 |