| 摘要 | 第5-6页 |
| Abstract | 第6页 |
| 第一章 绪论 | 第9-13页 |
| 1.1 研究背景与意义 | 第9页 |
| 1.2 相关技术发展现状 | 第9-12页 |
| 1.2.1 实时视频处理系统硬件实现研究现状 | 第9-10页 |
| 1.2.2 离散小波变换硬件结构研究现状 | 第10-12页 |
| 1.3 论文的主要内容和章节安排 | 第12-13页 |
| 第二章 视频去噪系统整体架构设计 | 第13-20页 |
| 2.1 系统总体设计目标 | 第13-16页 |
| 2.1.1 视频标准描述 | 第13-15页 |
| 2.1.2 系统设计指标 | 第15-16页 |
| 2.2 系统总体结构设计 | 第16-18页 |
| 2.3 系统各功能模块定义 | 第18-20页 |
| 第三章 系统关键模块的设计实现与仿真 | 第20-49页 |
| 3.1 离散小波变换模块 | 第20-31页 |
| 3.1.1 提升小波变换简介及软件仿真 | 第20-22页 |
| 3.1.2 5/3 提升小波变换结构 | 第22-27页 |
| 3.1.3 二维离散小波变换结构 | 第27-31页 |
| 3.1.4 三级二维离散小波变换结构 | 第31页 |
| 3.2 多级小波重构模块 | 第31-35页 |
| 3.2.1 多级小波重构结构设计 | 第32-34页 |
| 3.2.2 三层重构时序控制 | 第34-35页 |
| 3.2.3 三层重构时序控制仿真 | 第35页 |
| 3.3 小波阈值去噪模块 | 第35-41页 |
| 3.3.1 小波阈值去噪算法简介及软件仿真 | 第35-38页 |
| 3.3.2 小波阈值去噪计算结构设计 | 第38-39页 |
| 3.3.3 基于 RAM 的中值计算结构 | 第39-41页 |
| 3.3.4 中值计算仿真 | 第41页 |
| 3.4 FPGA 与 DDR2 高速数据缓存控制模块 | 第41-49页 |
| 3.4.1 DDR2_SDRAM 存储器介绍 | 第41-42页 |
| 3.4.2 FPGA 与 DDR2 缓存控制结构设计 | 第42-47页 |
| 3.4.3 FPGA 与 DDR2 缓存控制功能仿真 | 第47-49页 |
| 第四章 系统级仿真与板级验证 | 第49-56页 |
| 5.1 系统级功能仿真 | 第49页 |
| 5.2 硬件验证平台简介 | 第49-50页 |
| 5.3 系统调试及分析 | 第50-52页 |
| 5.4 验证结果 | 第52-56页 |
| 结论 | 第56-57页 |
| 参考文献 | 第57-61页 |
| 致谢 | 第61-62页 |
| 附件 | 第62页 |
