网络处理器中的混合加解密电路模块设计
| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第一章 绪论 | 第9-15页 |
| 1.1 课题背景与意义 | 第9-10页 |
| 1.2 国内外研究现状 | 第10-12页 |
| 1.3 研究内容与设计指标 | 第12-13页 |
| 1.3.1 研究内容 | 第12页 |
| 1.3.2 设计指标 | 第12-13页 |
| 1.4 论文组织 | 第13-15页 |
| 第二章 混合加解密理论基础 | 第15-33页 |
| 2.1 密码体制简介 | 第15-18页 |
| 2.1.1 一般通信中的加解密过程 | 第15页 |
| 2.1.2 对称密码体制 | 第15-16页 |
| 2.1.3 公钥密码体制 | 第16-17页 |
| 2.1.4 混合密码体制 | 第17-18页 |
| 2.2 AES密码算法分析 | 第18-25页 |
| 2.2.1 AES的算法结构 | 第18-19页 |
| 2.2.2 S盒替代 | 第19-21页 |
| 2.2.3 行移位 | 第21-22页 |
| 2.2.4 列混合 | 第22-23页 |
| 2.2.5 轮密钥加 | 第23-24页 |
| 2.2.6 密钥扩展 | 第24-25页 |
| 2.3 RSA密码算法分析 | 第25-31页 |
| 2.3.1 RSA加解密数学基础 | 第25-26页 |
| 2.3.2 RSA加解密流程 | 第26-27页 |
| 2.3.3 RSA普通模幂算法 | 第27-29页 |
| 2.3.4 Montgomery模幂实现方案 | 第29-31页 |
| 2.3.5 RSA算法的安全性 | 第31页 |
| 2.4 本章小结 | 第31-33页 |
| 第三章 混合加解密相关技术分析与优化设计 | 第33-51页 |
| 3.1 网络处理器内部架构 | 第33-34页 |
| 3.2 网络处理器中的混合加解密模块实现方案 | 第34页 |
| 3.3 AES算法实现方案 | 第34-38页 |
| 3.3.1 S盒替代实现方案 | 第34-35页 |
| 3.3.2 行移位实现方案 | 第35-36页 |
| 3.3.3 列混合实现方案 | 第36-37页 |
| 3.3.4 密钥扩展实现方案 | 第37页 |
| 3.3.5 AES算法单元电路框架 | 第37-38页 |
| 3.4 RSA算法实现方案 | 第38-41页 |
| 3.4.1 模乘算法分析与改进 | 第38-41页 |
| 3.4.2 模幂算法改进 | 第41页 |
| 3.4.3 RSA算法单元电路框架 | 第41页 |
| 3.5 AES和RSA运算电路优化设计 | 第41-49页 |
| 3.5.1 乘法单元设计 | 第43-45页 |
| 3.5.2 加法单元设计 | 第45-47页 |
| 3.5.3 移位单元设计 | 第47页 |
| 3.5.4 S盒替代单元设计 | 第47-48页 |
| 3.5.5 内部互联设计 | 第48页 |
| 3.5.6 寄存器堆设计 | 第48页 |
| 3.5.7 逻辑复用的效果分析 | 第48-49页 |
| 3.6 本章小结 | 第49-51页 |
| 第四章 混合加解密模块硬件设计 | 第51-63页 |
| 4.1 混合加解密模块整体框架 | 第51-52页 |
| 4.2 混合加解密模块的输入输出接口 | 第52-53页 |
| 4.3 混合加解密模块的内部各模块设计 | 第53-60页 |
| 4.3.1 运算单元设计 | 第53-54页 |
| 4.3.2 控制单元设计 | 第54-60页 |
| 4.4 本章小结 | 第60-63页 |
| 第五章 混合加解密模块的验证及综合 | 第63-81页 |
| 5.1 前端功能仿真 | 第63-70页 |
| 5.1.1 基本运算单元测试 | 第63-65页 |
| 5.1.2 系统功能验证 | 第65-70页 |
| 5.2 FPGA验证 | 第70-76页 |
| 5.2.1 混合加解密模块FPGA验证 | 第71-73页 |
| 5.2.2 混合加解密系统FPGA验证 | 第73-76页 |
| 5.3 逻辑综合 | 第76-77页 |
| 5.4 结果分析 | 第77-78页 |
| 5.5 本章小结 | 第78-81页 |
| 第六章 总结与展望 | 第81-83页 |
| 6.1 总结 | 第81页 |
| 6.2 展望 | 第81-83页 |
| 参考文献 | 第83-87页 |
| 致谢 | 第87-89页 |
| 攻读硕士学位期间发表的成果 | 第89页 |
