摘要 | 第5-6页 |
abstract | 第6页 |
第一章 绪论 | 第10-15页 |
1.1 研究的目的和意义 | 第10页 |
1.2 多路存储系统研究现状及发展趋势 | 第10-12页 |
1.2.1 PCIE总线的产生和特点 | 第10-11页 |
1.2.2 PCIE在多路高速传输存储中的应用现状 | 第11-12页 |
1.3 论文的重点与难点 | 第12-13页 |
1.4 论文的主要工作和章节安排 | 第13-15页 |
第二章 PCIE协议规范的基本介绍 | 第15-26页 |
2.1 PCIE总线的拓扑结构 | 第15-17页 |
2.2 PCIE事务与层次结构 | 第17-22页 |
2.2.1 PCIE事务 | 第17页 |
2.2.2 PCIE分层结构 | 第17-19页 |
2.2.3 PCIE事务层包格式 | 第19-22页 |
2.3 Xilinx PCIE硬核的接口时序 | 第22-26页 |
第三章 多路DMA控制器设计 | 第26-42页 |
3.1 多路存储系统的设计要求 | 第26页 |
3.2 多路数据传输系统的可行性分析 | 第26-28页 |
3.3 系统逻辑设计 | 第28-29页 |
3.4 多路DMA控制器设计 | 第29-42页 |
3.4.1 多路DMA控制器总体逻辑设计 | 第29-31页 |
3.4.2 PCIE硬核调用 | 第31页 |
3.4.3 DMA状态寄存器的设计 | 第31-33页 |
3.4.4 DMA发送引擎模块设计 | 第33-37页 |
3.4.5 DMA接收模块设计 | 第37-39页 |
3.4.6 多路数据选择模块设计 | 第39页 |
3.4.7 TAG管理模块设计 | 第39页 |
3.4.8 PCIE中断模块实现 | 第39-41页 |
3.4.9 多路数据总线仲裁 | 第41-42页 |
第四章 DDR3存储接口的设计 | 第42-52页 |
4.1 DDR3存储器接口总体设计 | 第42页 |
4.2 Xilinx提供的DDR3解决方案 | 第42-46页 |
4.3 DDR3存储器定制 | 第46-48页 |
4.4 DDR3存储器各模块详细设计 | 第48-52页 |
4.4.1 输入数据选择模块 | 第48页 |
4.4.2 输出数据选择模块 | 第48-49页 |
4.4.3 DDR3的上下行FIFO | 第49页 |
4.4.4 DDR3控制器设计 | 第49-52页 |
第五章 多路传输存储系统测试验证 | 第52-62页 |
5.1 DDR3存储器接口测试验证 | 第53-56页 |
5.1.1 DDR3存储器写测试 | 第53-54页 |
5.1.2 DDR3存储器读测试 | 第54-55页 |
5.1.3 读写性能测试 | 第55-56页 |
5.2 PCIE系统性能测试 | 第56-59页 |
5.2.1 DMA读写测试验证 | 第56-58页 |
5.2.2 多路DMA数据传输的验证 | 第58-59页 |
5.2.3 PCIE的中断测试验证 | 第59页 |
5.3 系统整体传输性能测试 | 第59-60页 |
5.3.1 单路系统的传输性能测试 | 第59-60页 |
5.3.2 多路传输系统性能测试 | 第60页 |
5.4 本章小结 | 第60-62页 |
总结 | 第62-64页 |
参考文献 | 第64-66页 |
致谢 | 第66页 |