| 摘要 | 第1-5页 |
| ABSTRACT | 第5-9页 |
| 第1章 引言 | 第9-12页 |
| ·课题研究背景和意义 | 第9-10页 |
| ·Viterbi 译码器的研究现状与发展趋势 | 第10页 |
| ·本文研究的主要内容与结构安排 | 第10-12页 |
| 第2章 卷积码原理 | 第12-19页 |
| ·卷积码编码简介 | 第12-13页 |
| ·卷积码编码描述方法 | 第13-17页 |
| ·卷积码的树图描述 | 第14-15页 |
| ·卷积码的状态图描述 | 第15-16页 |
| ·卷积码的网格图描述 | 第16-17页 |
| ·卷积码的译码 | 第17-18页 |
| ·本章小结 | 第18-19页 |
| 第3章 VITERBI 译码算法 | 第19-29页 |
| ·VITERBI 译码算法的基本原理 | 第19-20页 |
| ·VITERBI 译码过程 | 第20-26页 |
| ·VITERBI 译码性能的影响因素 | 第26-28页 |
| ·码率对译码性能的影响 | 第26页 |
| ·约束长度对译码性能的影响 | 第26-27页 |
| ·判决方式对译码性能的影响 | 第27页 |
| ·回溯深度对译码性能的影响 | 第27-28页 |
| ·维特比译码器的实现 | 第28页 |
| ·本章小结 | 第28-29页 |
| 第4章 VITERBI 译码器的结构 | 第29-42页 |
| ·VITERBI 译码器的基本结构 | 第29页 |
| ·分支度量生成单元 | 第29-32页 |
| ·硬判决与软判决 | 第30页 |
| ·分支度量的计算 | 第30-32页 |
| ·加比选单元 | 第32-36页 |
| ·加比选结构 | 第32-34页 |
| ·溢出的处理 | 第34-35页 |
| ·加比选的实现方式 | 第35-36页 |
| ·路径度量存储单元 | 第36-39页 |
| ·乒乓方式 | 第36-37页 |
| ·原位更新方式 | 第37-39页 |
| ·幸存路径存储单元 | 第39-41页 |
| ·寄存器交换法 | 第39-40页 |
| ·回溯法 | 第40-41页 |
| ·本章小结 | 第41-42页 |
| 第5章 （2,1,8）卷积码VITERBI 译码器的设计 | 第42-59页 |
| ·开发环境和工具介绍 | 第42-45页 |
| ·设计环境及流程介绍 | 第42-44页 |
| ·仿真环境 | 第44页 |
| ·Verilog HDL 简介 | 第44页 |
| ·FPGA 器件介绍 | 第44-45页 |
| ·卷积码编码器设计 | 第45-46页 |
| ·维特比译码器的设计 | 第46-57页 |
| ·Viterbi 译码器的系统框图 | 第46-47页 |
| ·控制模块 | 第47-48页 |
| ·分支度量生成单元 | 第48-50页 |
| ·加比选单元 | 第50-55页 |
| ·存储单元 | 第55-56页 |
| ·回溯单元 | 第56-57页 |
| ·译码器的仿真 | 第57-58页 |
| ·本章小结 | 第58-59页 |
| 总结与展望 | 第59-60页 |
| 致谢 | 第60-61页 |
| 参考文献 | 第61-64页 |
| 攻读硕士期间取得的主要成果 | 第64页 |