| 摘要 | 第8-9页 |
| ABSTRACT | 第9页 |
| 第一章 绪论 | 第10-13页 |
| 1.1 课题研究背景 | 第10页 |
| 1.2 国内过现状及意义 | 第10-11页 |
| 1.3 论文结构与内容 | 第11-13页 |
| 第二章 动态可重构计算技术概述 | 第13-31页 |
| 2.1 可重构计算技术 | 第13-16页 |
| 2.1.1 可重构计算技术定义 | 第13-14页 |
| 2.1.2 可重构计算技术分类 | 第14-16页 |
| 2.1.2.1 静态可重构 | 第14页 |
| 2.1.2.2 动态可重构 | 第14-16页 |
| 2.1.3 可重构计算技术特点与应用 | 第16页 |
| 2.2 可重构逻辑器件 | 第16-21页 |
| 2.2.1 可重构逻辑器件的内部结构 | 第16-18页 |
| 2.2.2 可重构逻辑器件的编程原理 | 第18-20页 |
| 2.2.3 Xilinx Virtex系列FPGA简介 | 第20-21页 |
| 2.3 动态部分可重构FPGA的设计方法 | 第21-30页 |
| 2.3.1 部分可重构FPGA设计方法概述 | 第21-25页 |
| 2.3.2 EAPR方法的设计流程 | 第25-30页 |
| 2.4 本章小结 | 第30-31页 |
| 第三章 计算机组成原理实验系统设计 | 第31-46页 |
| 3.1 实验系统结构 | 第31-32页 |
| 3.1.1 实验系统上位机结构 | 第31-32页 |
| 3.1.2 实验系统下位机结构 | 第32页 |
| 3.2 上位机设计 | 第32-34页 |
| 3.2.1 通信模块设计 | 第33页 |
| 3.2.2 微程序模块设计 | 第33-34页 |
| 3.2.3 主控模块设计 | 第34页 |
| 3.3 下位机设计 | 第34-45页 |
| 3.3.1 动态部分可重构FPGA系统设计 | 第35-44页 |
| 3.3.1.1 系统模块的划分 | 第35-36页 |
| 3.3.1.2 顶层模块设计与综合 | 第36-37页 |
| 3.3.1.3 UART通信模块设计 | 第37-39页 |
| 3.3.1.4 控制模块设计 | 第39-41页 |
| 3.3.1.5 存储器模块设计 | 第41-42页 |
| 3.3.1.6 系统实现 | 第42-44页 |
| 3.3.2 系统外围模块设计 | 第44-45页 |
| 3.4 本章小结 | 第45-46页 |
| 第四章 系统平台仿真与验证 | 第46-54页 |
| 4.1 8位CPU设计 | 第46-48页 |
| 4.1.1 CPU硬件系统设计 | 第46-47页 |
| 4.1.2 CPU指令系统设计 | 第47-48页 |
| 4.2 上位机的功能验证 | 第48-50页 |
| 4.3 下位机功能仿真与验证 | 第50-53页 |
| 4.3.1 动态部分可重构FPGA系统功能仿真 | 第50-51页 |
| 4.3.2 部分可重构验证 | 第51-53页 |
| 4.4 本章小结 | 第53-54页 |
| 第五章 总结 | 第54-56页 |
| 参考文献 | 第56-60页 |
| 致谢 | 第60-61页 |
| 攻读硕士学位期间申请的专利 | 第61-62页 |
| 附件 | 第62页 |