1090ES模式下的ADS-B信号接收机的设计
| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 第1章 绪论 | 第10-14页 |
| 1.1 课题的研究背景 | 第10-11页 |
| 1.2 国内外研究现状 | 第11-12页 |
| 1.2.1 国外研究现状 | 第11页 |
| 1.2.2 国内研究现状 | 第11-12页 |
| 1.3 本文的主要工作和章节安排 | 第12-14页 |
| 第2章 接收机的性能指标 | 第14-24页 |
| 2.1 接收机的噪声系数 | 第14-16页 |
| 2.1.1 单级网络的噪声系数 | 第14页 |
| 2.1.2 多级网络的噪声系数 | 第14-16页 |
| 2.2 接收机的非线性 | 第16-21页 |
| 2.2.1 谐波 | 第16页 |
| 2.2.2 增益压缩 | 第16-17页 |
| 2.2.3 堵塞 | 第17-18页 |
| 2.2.4 交叉调制 | 第18-19页 |
| 2.2.5 互相调制 | 第19-21页 |
| 2.2.6 多级级联系统的三阶截点 | 第21页 |
| 2.3 接收机的灵敏度与动态范围 | 第21-23页 |
| 2.3.1 接收机的灵敏度 | 第21-23页 |
| 2.3.2 接收机的动态范围 | 第23页 |
| 2.4 本章小结 | 第23-24页 |
| 第3章 接收机基本结构及方案确定 | 第24-32页 |
| 3.1 接收机的基本结构 | 第24-27页 |
| 3.1.1 超外差接收机 | 第24-25页 |
| 3.1.2 直接下变频接收机 | 第25-27页 |
| 3.1.3 数字中频接收机 | 第27页 |
| 3.2 接收机方案的确定 | 第27-31页 |
| 3.2.1 接收机指标要求 | 第27-28页 |
| 3.2.2 接收机方案选择 | 第28-31页 |
| 3.3 本章小结 | 第31-32页 |
| 第4章 接收机硬件电路设计 | 第32-67页 |
| 4.1 低噪声放大器的设计 | 第32-42页 |
| 4.1.1 低噪声放大器的主要性能指标 | 第32-33页 |
| 4.1.2 单个晶体管低噪声放大器的设计 | 第33-38页 |
| 4.1.3 集成芯片低噪声放大器设计 | 第38-42页 |
| 4.2 混频器电路设计 | 第42-48页 |
| 4.2.1 混频器的分类及性能指标 | 第42-43页 |
| 4.2.2 一混频硬件电路设计 | 第43-45页 |
| 4.2.3 二混频硬件电路设计 | 第45-48页 |
| 4.3 本振电路设计 | 第48-54页 |
| 4.3.1 锁相频率合成技术原理 | 第48-49页 |
| 4.3.2 锁相环硬件电路设计 | 第49-52页 |
| 4.3.3 锁相环软件设计 | 第52-54页 |
| 4.4 滤波器设计 | 第54-59页 |
| 4.4.1 滤波器的技术指标 | 第54-55页 |
| 4.4.2 低通滤波器设计 | 第55-57页 |
| 4.4.3 带通滤波器设计 | 第57-59页 |
| 4.5 解调电路设计 | 第59-66页 |
| 4.5.1 功率检测电路 | 第59-62页 |
| 4.5.2 隔直及添加直流分量电路 | 第62-63页 |
| 4.5.3 比较器电路 | 第63-66页 |
| 4.6 本章小结 | 第66-67页 |
| 第5章 电路性能测试及分析 | 第67-72页 |
| 5.1 低噪声放大器性能测试 | 第67-68页 |
| 5.2 本振及混频电路测试结果 | 第68-69页 |
| 5.3 解调电路测试结果 | 第69-70页 |
| 5.5 整板测试结果 | 第70-71页 |
| 5.6 本章小结 | 第71-72页 |
| 结论 | 第72-73页 |
| 参考文献 | 第73-77页 |
| 攻读硕士学位期间所发表的论文和取得的科研成果 | 第77-78页 |
| 致谢 | 第78-79页 |
| 附录 接收机电路板及系统测试实物图 | 第79-80页 |
