高速数字测试模块--功能逻辑部分的设计与实现
| 第一章 引言 | 第1-11页 |
| ·课题的意义与背景 | 第7页 |
| ·BCVX6420高速数字测试模块 | 第7-9页 |
| ·毕业设计的主要任务 | 第9-11页 |
| 第二章 功能逻辑部分的设计 | 第11-35页 |
| ·功能逻辑部分的整体设计方案 | 第11-13页 |
| ·触发信号产生模块 | 第13-15页 |
| ·内部测试时钟产生模块 | 第15-18页 |
| ·时钟选择模块 | 第18-21页 |
| ·SRAM控制器 | 第21-29页 |
| ·SRAM的选择 | 第21-23页 |
| ·SRAM控制器的工作时序设计 | 第23-27页 |
| ·SRAM控制器的设计 | 第27-29页 |
| ·数据处理模块 | 第29-35页 |
| 第三章 功能逻辑部分与主控CPU的接口设计 | 第35-40页 |
| ·器件的选择 | 第35-36页 |
| ·寄存器组的设计 | 第36-38页 |
| ·状态寄存器组 | 第36-37页 |
| ·控制寄存器组 | 第37-38页 |
| ·总线仲裁电路的设计 | 第38-39页 |
| ·接口电路以及驱动程序的设计与实现 | 第39-40页 |
| 第四章 功能逻辑部分时序的约束和优化 | 第40-47页 |
| ·进行时序约束和优化的重要性 | 第40-41页 |
| ·PCB板级设计的仿真 | 第41-45页 |
| ·设置约束条件 | 第45-46页 |
| ·时序分析及设计调整 | 第46-47页 |
| 第五章 功能逻辑部分的功能验证和测试 | 第47-60页 |
| ·内部时钟、内部触发工作方式测试 | 第47-48页 |
| ·停止方式测试 | 第48-50页 |
| ·功能逻辑部分学习模式测试 | 第50-51页 |
| ·功能逻辑部分比较功能测试 | 第51-52页 |
| ·功能逻辑部分跳转功能测试 | 第52-54页 |
| ·外时钟通道测试 | 第54-57页 |
| ·外触发模式测试 | 第57-59页 |
| ·系统稳定性测试 | 第59-60页 |
| 第六章 总结 | 第60-62页 |
| 致谢 | 第62-63页 |
| 参考文献 | 第63-64页 |
| 附录 | 第64-72页 |
| 在读期间取得的研究成果 | 第72页 |
