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DPLC通信中的双数字调解器及其DSP实现

中文摘要第1-3页
英文摘要第3-4页
目录第4-7页
第一章 绪论第7-11页
 1.1 DPLC用的双数字调制解调器第7-8页
 1.2 课题研究的主要内容和结果第8-9页
 1.3 相关技术研究动态简述第9-11页
第二章 数据通信概论第11-24页
 2.1 数据通信系统的基本组成第11-13页
  2.1.1 通信系统的基本模型第11-12页
  2.1.2 数据通信系统的基本构成第12-13页
 2.2 数据传输第13-15页
  2.2.1 同步传输与异步传输第13-14页
  2.2.2 数据率与带宽之间的关系第14-15页
 2.3 数据终端设备和数据通信设备接口第15-19页
  2.3.1 数据终端设备与数据通信设备第15页
  2.3.2 接口标准第15-16页
  2.3.3 EIA-232接口第16-17页
  2.3.4 其他接口标准第17-19页
 2.4 数据通信UART--AM85C30第19-24页
  2.4.1 寄存器控制第20-21页
  2.4.2 中断控制第21-24页
第三章 数据编码与调制技术第24-39页
 3.1 基本的数字/模拟编码技术第24-26页
  3.1.1 二进制幅度键控(2ASK)第24-25页
  3.1.2 二进制频移键控(2FSK)第25页
  3.1.3 二进制相移键控(2PSK)第25-26页
 3.2 系统调制解调技术方案设计第26-32页
  3.2.1 二进制差分数字调相(2DPSK)的一般原理第26-29页
  3.2.2 系统的DPSK-MODEM方案第29-32页
 3.3 滤波器的设计与码元同步技术第32-36页
  3.3.1 滤波器的要求及其设计第32-34页
  3.3.2 MODEM中的码元同步技术第34-36页
 3.4 算法的运算量统计与MODEM本地环回测试第36-39页
  3.4.1 算法的实时运算量统计第36-37页
  3.4.2 MODEM本地环回测试第37-39页
第四章 数据传输的差错控制规程第39-46页
 4.1 数据传输的差错控制技术第39-40页
 4.2 数据传输差错控制规程的建立第40-43页
  4.2.1 差错控制规程的总体结构第40-41页
  4.2.2 差错控制连接的建立第41-43页
 4.3 数据传输差错控制规程的帧结构和类型第43-44页
  4.3.1 标志序列和透明传输第43页
  4.3.2 差错规程的帧结构和字段格式第43-44页
 4.4 差错控制传输的控制规程第44-46页
  4.4.1 差错控制规程中定义的系统参数第44-45页
  4.4.2 帧传输控制规程第45-46页
第五章 系统DSP实现的关键技术第46-60页
 5.1 DSP实现技术发展概况第46-48页
  5.1.1 DSP技术发展概况第46页
  5.1.2 TMS320C54X系列DSP芯片第46-47页
  5.1.3 DSP系统构成及其设计过程第47-48页
 5.2 系统的硬件设计第48-55页
  5.2.1 系统硬件框图第48-49页
  5.2.2 芯片的电源设计第49-50页
  5.2.3 3.3V和5V混合逻辑系统设计第50-51页
  5.2.4 DSP内部存储器及外部存储器接口第51-54页
  5.2.5 DSP与FLASH存储器设计第54-55页
 5.3 系统的软件设计第55-60页
  5.3.1 软件层间接口及其实现要点第55-60页
第六章 系统制作、调试与联试第60-69页
 6.1 制作与调试平台第60页
 6.2 电磁兼容与PCB板的设计第60-61页
  6.2.1 元器件的选择与布局第60页
  6.2.2 电源系统布线与去耦第60-61页
  6.2.3 关键信号布线第61页
 6.3 硬件调试第61-63页
  6.3.1 电源与时钟第61-62页
  6.3.2 主要功能模块的调试第62-63页
 6.4 系统测试方案第63-69页
  6.4.1 MODEM部分测试第63-65页
  6.4.2 链路合用的测试第65-67页
  6.4.3 接收电平为-40dBm时的测试第67-68页
  6.3.4 系统测试结果及其结论第68-69页
结束语第69-70页
致谢第70-71页
附录第71-75页
参考文献第75-76页

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