| 目录 | 第1-4页 |
| 摘要 | 第4-5页 |
| ABSTRACT | 第5-6页 |
| 第一章 绪论 | 第6-15页 |
| ·课题研究意义 | 第6-8页 |
| ·嵌入式存储器的特点及分类 | 第8-9页 |
| ·嵌入式SRAM的优势 | 第9-10页 |
| ·嵌入式SRAM低功耗的要求 | 第10-11页 |
| ·嵌入式SRAM的发展趋势 | 第11页 |
| ·嵌入式SRAM的设计方法 | 第11-13页 |
| ·设计的主要工作和创新点 | 第13-15页 |
| 第二章 65nm工艺技术平台的介绍 | 第15-20页 |
| ·工艺技术的发展和挑战 | 第15-16页 |
| ·65nm工艺技术的主要特点 | 第16-17页 |
| ·65nm器件技术介绍 | 第17-19页 |
| ·纳米级CMOS工艺平台引入的设计思考 | 第19-20页 |
| 第三章 低功耗嵌入式SRAM的架构设计 | 第20-24页 |
| ·设计要求 | 第20页 |
| ·嵌入式SRAM(eSRAM)的架构设计 | 第20-22页 |
| ·eSRAM功耗分布 | 第22-24页 |
| 第四章 低功耗嵌入式SRAM的电路设计 | 第24-63页 |
| ·嵌入式SRAM的结构 | 第24页 |
| ·存储单元的研究 | 第24-43页 |
| ·静态六管单元的研究 | 第25-31页 |
| ·静态六管单元的设计考虑 | 第31-43页 |
| ·行译码器的研究 | 第43-46页 |
| ·灵敏放大单元的研究 | 第46-51页 |
| ·读出放大单元(Sense Amplifier,SA)的分类 | 第46-47页 |
| ·电压型正反馈差分放大器 | 第47-48页 |
| ·全互补正反馈差分读出放大器 | 第48-51页 |
| ·分级位线(Divided Bitline)的研究 | 第51-54页 |
| ·分级位线(Divided Bit Line)的结构与特点 | 第51-53页 |
| ·分级位线的优势 | 第53-54页 |
| ·自时序的研究 | 第54-55页 |
| ·时钟产生电路的研究 | 第55-56页 |
| ·输入输出缓冲单元 | 第56页 |
| ·冗余单元(Redundancy) | 第56-60页 |
| ·静态功耗控制单元 | 第60-62页 |
| ·小结 | 第62-63页 |
| 第五章 低功耗嵌入式SRAM的版图设计 | 第63-66页 |
| ·eSRAM版图发计特点 | 第63-64页 |
| ·版图结构: | 第64页 |
| ·小结 | 第64-66页 |
| 第六章 嵌入式SRAM的仿真 | 第66-69页 |
| ·嵌入SRAM的仿真的方法 | 第66页 |
| ·eSRAM的仿真结果 | 第66-68页 |
| ·小结 | 第68-69页 |
| 第七章 总结 | 第69-70页 |
| 结束语 | 第70-72页 |
| 参考文献 | 第72-75页 |
| 致谢 | 第75-76页 |
