| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 第一章 绪论 | 第10-16页 |
| 1.1 研究背景 | 第10-12页 |
| 1.2 国内外研究现状 | 第12-14页 |
| 1.2.1 消除陷阱集技术 | 第12-13页 |
| 1.2.2 可重构LDPC译码器技术 | 第13-14页 |
| 1.3 论文主要工作 | 第14页 |
| 1.4 论文的组织结构 | 第14-16页 |
| 第二章 基于添加校验节点降低LDPC码误码平台的码字优化算法 | 第16-38页 |
| 2.1 LDPC码概述 | 第16-25页 |
| 2.1.1 LDPC码 | 第16-19页 |
| 2.1.2 QC-LDPC码 | 第19-21页 |
| 2.1.3 LDPC码译码技术 | 第21-25页 |
| 2.2 蒙特卡罗方法与重要性采样 | 第25-26页 |
| 2.3 比特恢复算法 | 第26-34页 |
| 2.3.1 基于比特搜索和添加校验节点的比特恢复算法 | 第26-29页 |
| 2.3.2 比特恢复算法的分析与证明 | 第29-34页 |
| 2.4 比特恢复算法仿真结果 | 第34-36页 |
| 2.4.1 (96,48) Mackay LDPC码 | 第34-35页 |
| 2.4.2 (408,204) Mackay LDPC码 | 第35-36页 |
| 2.5 本章小结 | 第36-38页 |
| 第三章 基于TDMP算法的LDPC码可重构分层译码器结构优化技术 | 第38-66页 |
| 3.1 TDMP分层译码算法 | 第38-43页 |
| 3.1.1 传统TDMP分层译码算法 | 第38-41页 |
| 3.1.2 优化的TDMP分层译码算法 | 第41-43页 |
| 3.2 LDPC码可重构分层译码器 | 第43-65页 |
| 3.2.1 译码器整体结构设计 | 第43-44页 |
| 3.2.2 译码器各子模块结构设计 | 第44-54页 |
| 3.2.3 流水线设计 | 第54-57页 |
| 3.2.4 内存分配 | 第57-63页 |
| 3.2.5 双通道的可重构QC-LDPC译码器 | 第63-65页 |
| 3.3 本章小结 | 第65-66页 |
| 第四章 总结与展望 | 第66-68页 |
| 参考文献 | 第68-71页 |
| 致谢 | 第71-72页 |
| 攻读学位期间发表的学术论文目录 | 第72页 |
