视频图像叠加的FPGA设计与实现
| 摘要 | 第5-6页 |
| Abstract | 第6页 |
| 插图索引 | 第9-10页 |
| 附表索引 | 第10-11页 |
| 第1章 绪论 | 第11-13页 |
| 1.1 课题研究背景及意义 | 第11页 |
| 1.2 研究现状 | 第11-12页 |
| 1.3 研究内容 | 第12页 |
| 1.4 论文章节安排 | 第12-13页 |
| 第2章 FPGA设计工具和叠加原理 | 第13-25页 |
| 2.1 FPGA介绍 | 第13页 |
| 2.2 可编程逻辑器件的基本流程 | 第13-15页 |
| 2.3 Verilog HDL语言 | 第15页 |
| 2.4 常用EDA工具 | 第15-16页 |
| 2.4.1 设计输入 | 第15-16页 |
| 2.4.2 综合工具 | 第16页 |
| 2.4.3 仿真工具 | 第16页 |
| 2.4.4 集成环境 | 第16页 |
| 2.5 视频采集的主要技术 | 第16-18页 |
| 2.5.1 模拟PAL-D/NTSC视频信号 | 第17页 |
| 2.5.2 LVDS视频信号 | 第17-18页 |
| 2.6 预处理 | 第18-22页 |
| 2.6.1 去隔行 | 第18页 |
| 2.6.2 YCbCr格式转换 | 第18-19页 |
| 2.6.3 色彩空间转换 | 第19-21页 |
| 2.6.4 伽玛校正 | 第21-22页 |
| 2.6.5 舍入 | 第22页 |
| 2.7 视频叠加原理 | 第22-23页 |
| 2.8 叠加实现 | 第23-24页 |
| 2.9 本章小结 | 第24-25页 |
| 第3章 视频叠加系统的硬件设计 | 第25-32页 |
| 3.1 PAL-D视频输入 | 第25-26页 |
| 3.2 LVDS视频输入 | 第26-27页 |
| 3.3 D/A器件选型 | 第27-28页 |
| 3.4 FPGA选型 | 第28-30页 |
| 3.5 图形帧缓存SDRAM选型 | 第30-31页 |
| 3.6 本章小结 | 第31-32页 |
| 第4章 视频叠加的FPGA实现 | 第32-44页 |
| 4.1 YCbCr视频流处理模块 | 第32-35页 |
| 4.2 SDRAM控制模块 | 第35-38页 |
| 4.3 视频图像叠加及输出模块 | 第38-41页 |
| 4.4 CPU及外设接口模块 | 第41-43页 |
| 4.5 本章小结 | 第43-44页 |
| 第5章 仿真及综合 | 第44-49页 |
| 5.1 仿真波形 | 第44-45页 |
| 5.2 综合 | 第45-48页 |
| 5.3 本章小结 | 第48-49页 |
| 总结与展望 | 第49-50页 |
| 6.1 工作总结 | 第49页 |
| 6.2 进一步研究方向 | 第49-50页 |
| 附录 A 攻读学位期间参加项目和发表论文 | 第50-51页 |
| 参考文献 | 第51-53页 |
| 致谢 | 第53页 |
