Turbo乘积码译码技术的研究与实现
| 摘要 | 第5-6页 |
| Abstract | 第6-7页 |
| 第1章 绪论 | 第10-16页 |
| 1.1 课题背景及信道编码简介 | 第10-13页 |
| 1.2 课题来源及研究目的和意义 | 第13页 |
| 1.3 国内外研究现状以及应用 | 第13-15页 |
| 1.4 论文研究内容和结构安排 | 第15-16页 |
| 第2章 Turbo乘积码的编译码原理 | 第16-32页 |
| 2.1 Turbo乘积码的编码技术 | 第16-19页 |
| 2.2 Turbo乘积码的译码原理 | 第19-24页 |
| 2.3 Turbo乘积码的迭代译码 | 第24-32页 |
| 第3章 译码算法的改进及相关性能的仿真 | 第32-46页 |
| 3.1 Turbo乘积码编译码仿真模型 | 第32-36页 |
| 3.2 软判决迭代译码算法的改进及性能仿真 | 第36-40页 |
| 3.2.1 对Chase算法的改进 | 第37-38页 |
| 3.2.2 对迭代方式的改进 | 第38-39页 |
| 3.2.3 对外信息计算的改进 | 第39-40页 |
| 3.3 硬判决和软判决译码性能对比 | 第40-41页 |
| 3.4 不同码型对译码性能的影响 | 第41-42页 |
| 3.5 迭代次数对译码性能的影响 | 第42-43页 |
| 3.6 量化位数对译码性能的影响 | 第43-46页 |
| 第4章 Turbo乘积码译码的FPGA实现 | 第46-64页 |
| 4.1 FPGA开发设计流程 | 第46-49页 |
| 4.2 译码器总体设计思想 | 第49-50页 |
| 4.3 数据接收缓存模块 | 第50-52页 |
| 4.4 硬判决译码器的实现 | 第52-58页 |
| 4.4.1 串并转换模块 | 第52-53页 |
| 4.4.2 译码模块 | 第53-56页 |
| 4.4.3 并串转换模块 | 第56-57页 |
| 4.4.4 数据转存模块 | 第57-58页 |
| 4.5 参数与迭代控制部分 | 第58-61页 |
| 4.6 数据输出缓存模块 | 第61-62页 |
| 4.7 去校验位模块 | 第62-64页 |
| 第5章 结束语 | 第64-66页 |
| 5.1 主要完成工作 | 第64页 |
| 5.2 下一步工作展望 | 第64-66页 |
| 参考文献 | 第66-70页 |
| 致谢 | 第70-72页 |
| 附录 | 第72页 |
