| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第一章 绪论 | 第6-15页 |
| 1.1 论文背景及研究意义 | 第6-7页 |
| 1.2 存储器简介 | 第7-9页 |
| 1.3 常用EEPROM存储单元结构 | 第9-12页 |
| 1.3.1 传统浮栅隧道氧化层晶体管FLOTOX | 第10-11页 |
| 1.3.2 基于氮化硅作存储介质的SONOS | 第11-12页 |
| 1.4 最适合本课题开发的EEPROM存储单元结构 | 第12-14页 |
| 1.5 本章小结 | 第14-15页 |
| 第二章 浮栅型EEPROM存储器件的基础原理 | 第15-22页 |
| 2.1 浮栅型EEPROM存储器件的电学特性 | 第15-18页 |
| 2.1.1 电容网络模型(Capacitor Net Model) | 第15-16页 |
| 2.1.2 存储器件的阈值窗口 | 第16-18页 |
| 2.2 浮栅型EEPROM存储器件的工作机理 | 第18-21页 |
| 2.2.1 Fowler-Nordheim隧穿效应 | 第18-19页 |
| 2.2.2 EEPROM存储器件的工作原理 | 第19页 |
| 2.2.3 双晶体管浮栅型EEPROM位元结构 | 第19-21页 |
| 2.3 本章小结 | 第21-22页 |
| 第三章 EEPROM工艺的器件及工艺开发 | 第22-37页 |
| 3.1 工艺开发的技术规划及指标制定 | 第23-24页 |
| 3.2 EEPROM单元结构设计与器件测试图形实现 | 第24-32页 |
| 3.3 测试芯片的设计与实现 | 第32-36页 |
| 3.4 本章小结 | 第36-37页 |
| 第四章 硅试验数据分析与技术优化 | 第37-69页 |
| 4.1 Test Key硅试验数据分析和技术优化 | 第37-52页 |
| 4.1.1 高压管(HV MOS)的技术优化 | 第38-45页 |
| 4.1.2 存储单元(EEPROM Cell)的技术优化 | 第45-52页 |
| 4.2 Test Chip主要问题分析和技术优化 | 第52-59页 |
| 4.2.1 EEPROM Bitcell漏电的改进 | 第52-55页 |
| 4.2.2 EEPROM Bitcell饱和电流退化(Ids Degradation)的改进 | 第55-56页 |
| 4.2.3 基于高压器件安全工作区(SOA)的设计改进 | 第56-59页 |
| 4.3 EEPROM工艺的主要器件结构确定 | 第59-68页 |
| 4.3.1 根据器件功能和性能确定EEPROM Cell结构 | 第59-63页 |
| 4.3.2 5V器件的开发 | 第63-68页 |
| 4.4 本章小结 | 第68-69页 |
| 第五章 工艺级可靠性与产品级可靠性 | 第69-78页 |
| 5.1 工艺级可靠性 | 第69-73页 |
| 5.2 产品级可靠性 | 第73-76页 |
| 5.3 本章小结 | 第76-78页 |
| 第六章 EEPROM工艺小结与展望 | 第78-80页 |
| 参考文献 | 第80-82页 |
| 致谢 | 第82-83页 |
