AES算法在FPGA上的设计与实现
| 摘要 | 第6-7页 |
| Abstract | 第7-8页 |
| 第一章 前言 | 第9-13页 |
| 1.1 课题研究的背景及意义 | 第9-10页 |
| 1.2 AES实现现状分析 | 第10-11页 |
| 1.3 论文主要研究内容和章节安排 | 第11-13页 |
| 第二章 AES算法 | 第13-20页 |
| 2.1 AES算法描述 | 第13-14页 |
| 2.2 AES算法的数学知识 | 第14-16页 |
| 2.3 AES算法的安全性分析 | 第16页 |
| 2.4 工作模式及电路结构 | 第16-19页 |
| 2.4.1 AES算法的工作模式 | 第16-18页 |
| 2.4.2 AES算法的电路结构 | 第18-19页 |
| 2.5 本章小结 | 第19-20页 |
| 第三章 开发环境及系统结构 | 第20-26页 |
| 3.1 开发环境 | 第20-24页 |
| 3.1.1 Quartus II | 第20-22页 |
| 3.1.2 硬件描述语言VHDL | 第22页 |
| 3.1.3 FPGA器件 | 第22-24页 |
| 3.2 系统结构 | 第24-25页 |
| 3.3 本章小结 | 第25-26页 |
| 第四章 AES加/解密算法中通用模块设计 | 第26-30页 |
| 4.1 密钥扩展 | 第26-28页 |
| 4.1.1 密钥扩展原理及模块设计 | 第26-27页 |
| 4.1.2 仿真及数据分析 | 第27-28页 |
| 4.2 控制与存储模块的设计 | 第28页 |
| 4.3 输入与输出设计 | 第28-29页 |
| 4.4 本章小结 | 第29-30页 |
| 第五章 AES加密算法轮变换模块设计 | 第30-40页 |
| 5.1 字节代换（SubBytes） | 第30-33页 |
| 5.1.1 字节代替变换原理及模块设计 | 第30-33页 |
| 5.1.2 字节替换模块验证 | 第33页 |
| 5.2 行移位（Shift Rows） | 第33-35页 |
| 5.2.1 行移位变换原理及模块的设计 | 第33-34页 |
| 5.2.2 行移位模块验证 | 第34-35页 |
| 5.3 列混淆（MixColumns） | 第35-37页 |
| 5.3.1 列混淆变换原理及模块的设计 | 第35-37页 |
| 5.3.2 列混淆模块验证 | 第37页 |
| 5.4 轮密钥加（AddroundKey） | 第37-39页 |
| 5.4.1 轮密钥加原理及模块的设计 | 第37-39页 |
| 5.4.2 轮密钥加模块验证 | 第39页 |
| 5.5 本章小结 | 第39-40页 |
| 第六章 AES解密算法轮变换模块设计 | 第40-45页 |
| 6.1 逆字节代换（InvSubBytes） | 第40-41页 |
| 6.1.1 逆字节代替变换原理及模块设计 | 第40-41页 |
| 6.1.2 逆字节代换模块验证 | 第41页 |
| 6.2 逆行移位（InvShift Rows） | 第41-42页 |
| 6.2.1 逆行移位变换原理及模块设计 | 第41-42页 |
| 6.2.2 逆行移位模块验证 | 第42页 |
| 6.3 列混淆（InvMixColumns） | 第42-44页 |
| 6.3.1 逆列混淆原理及模块设计 | 第42-44页 |
| 6.3.2 逆列混淆模块验证 | 第44页 |
| 6.4 本章小结 | 第44-45页 |
| 第七章 系统仿真及性能分析 | 第45-54页 |
| 7.1 AES-128加密流程 | 第45-47页 |
| 7.2 AES-128解密流程 | 第47-50页 |
| 7.3 上位机测试 | 第50-52页 |
| 7.4 系统性能分析 | 第52-53页 |
| 7.4.1 资源占用分析 | 第52页 |
| 7.4.2 系统功耗分析 | 第52-53页 |
| 7.5 本章小结 | 第53-54页 |
| 总结 | 第54-55页 |
| 参考文献 | 第55-57页 |
| 致谢 | 第57-60页 |
| 在校期间的科研情况 | 第60页 |
