| 致谢 | 第7-8页 |
| 摘要 | 第8-9页 |
| ABSTRACT | 第9-10页 |
| 第一章 绪论 | 第16-21页 |
| 1.1 选题的背景与意义 | 第16-17页 |
| 1.2 折叠插值ADC校准技术研究现状 | 第17-20页 |
| 1.2.1 折叠插值ADC校准技术国外研究现状 | 第18-19页 |
| 1.2.2 折叠插值ADC校准技术国内研究现状 | 第19-20页 |
| 1.3 论文的主要工作及结构安排 | 第20-21页 |
| 第二章 折叠插值ADC原理与实现架构 | 第21-27页 |
| 2.1 折叠插值ADC工作原理 | 第21-22页 |
| 2.2 折叠插值ADC实现架构 | 第22-25页 |
| 2.2.1 级联折叠内插结构 | 第22-23页 |
| 2.2.2 多级级联流水式折叠内插结构 | 第23-24页 |
| 2.2.3 时间交织结构 | 第24-25页 |
| 2.3 折叠插值ADC实现架构的选择 | 第25-26页 |
| 2.4 本章小结 | 第26-27页 |
| 第三章 折叠插值ADC误差因素分析及校准技术 | 第27-43页 |
| 3.1 校准技术概述 | 第27页 |
| 3.2 折叠插值ADC通道内误差校准技术 | 第27-34页 |
| 3.2.1 通道内误差成因及影响分析 | 第27-31页 |
| 3.2.2 通道内误差校准技术 | 第31-34页 |
| 3.3 折叠插值ADC通道间误差校准 | 第34-38页 |
| 3.3.1 通道间误差因素分析 | 第34-36页 |
| 3.3.2 通道间误差校准技术 | 第36-38页 |
| 3.4 芯片应用中的信号完整性问题 | 第38-42页 |
| 3.4.1 信号完整性理论 | 第39-40页 |
| 3.4.2 信号完整性问题的解决措施 | 第40-42页 |
| 3.5 本章小结 | 第42-43页 |
| 第四章 校准电路设计 | 第43-74页 |
| 4.1 基于电流舵DAC的失调失配校准电路设计 | 第43-53页 |
| 4.1.1 模拟通路中失调失配误差获取 | 第43-48页 |
| 4.1.2 电流舵DAC设计 | 第48-52页 |
| 4.1.3 前台自校准流程设计 | 第52-53页 |
| 4.2 时钟失配误差自校准电路设计 | 第53-63页 |
| 4.2.1 采样时间失配误差自校准时钟电路总体结构 | 第54-55页 |
| 4.2.2 时钟传输通路电路设计 | 第55-56页 |
| 4.2.3 时钟失配误差校准电路设计 | 第56-60页 |
| 4.2.4 校准环路仿真结果 | 第60-63页 |
| 4.3 阻抗匹配修调电路设计 | 第63-73页 |
| 4.3.1 总体框架及校准思路 | 第64-66页 |
| 4.3.2 阻抗匹配修调数字控制电路工作流程 | 第66页 |
| 4.3.3 模拟校准电路设计 | 第66-70页 |
| 4.3.4 阻抗匹配修调环路总体仿真结果 | 第70-73页 |
| 4.4 本章小结 | 第73-74页 |
| 第五章 总结与展望 | 第74-76页 |
| 5.1 总结 | 第74-75页 |
| 5.2 展望 | 第75-76页 |
| 参考文献 | 第76-81页 |
| 攻读硕士学位期间的学术活动及成果情况 | 第81页 |