| 摘要 | 第1-4页 |
| Abstract | 第4-7页 |
| 第一章 绪论 | 第7-11页 |
| ·引言 | 第7页 |
| ·MMU 和 Cache 的由来和发展 | 第7-9页 |
| ·MMU 的由来和发展 | 第7-8页 |
| ·Cache 的由来和发展 | 第8-9页 |
| ·论文的主要工作和结构 | 第9-11页 |
| 第二章 存储层次系统的设计 | 第11-41页 |
| ·MMU 的功能 | 第11-15页 |
| ·内存访问地址的管理 | 第11-12页 |
| ·内存访问权限的管理 | 第12-13页 |
| ·内存数据流向的管理 | 第13-15页 |
| ·ARM926EJ-S 微处理器 MMU 系统的设计 | 第15-28页 |
| ·MMU 内部结构的设计 | 第15-16页 |
| ·锁定 TLB 模块的设计 | 第16-18页 |
| ·主 TLB 模块的设计 | 第18-21页 |
| ·整个 TLB 模块的结构设计 | 第21-22页 |
| ·TW 模块的设计 | 第22-26页 |
| ·MMU 错误检查过程的设计 | 第26-28页 |
| ·Cache 的功能 | 第28-29页 |
| ·ARM926EJ-S 微处理器 Cache 系统的设计 | 第29-36页 |
| ·Cache 内部结构的设计 | 第29-30页 |
| ·Cache 缓存内容的设计 | 第30-36页 |
| ·Cache 写回缓冲的设计 | 第36页 |
| ·写缓冲的功能 | 第36-38页 |
| ·ARM926EJ-S 微处理器写缓冲模块的设计 | 第38-40页 |
| ·写缓冲结构的设计 | 第38-39页 |
| ·写缓冲缓冲器内容的设计 | 第39-40页 |
| ·小结 | 第40-41页 |
| 第三章 存储层次系统的仿真 | 第41-55页 |
| ·MMU 的功能仿真 | 第41-45页 |
| ·MMU 的缺失和命中仿真 | 第41-42页 |
| ·主 TLB 的替换策略仿真 | 第42-43页 |
| ·TB 模块的转换表搜索过程仿真 | 第43-44页 |
| ·访问权限和 MMU 错误检查仿真 | 第44页 |
| ·TLB 中条目无效的仿真 | 第44-45页 |
| ·Cache 的功能仿真 | 第45-52页 |
| ·Cache 缺失与命中的仿真 | 第45-46页 |
| ·Cache 替换策略和条目锁定的仿真 | 第46-47页 |
| ·Cache 行填充的仿真 | 第47-48页 |
| ·Cache 写策略的仿真 | 第48-49页 |
| ·Cache 排干写回缓冲的仿真 | 第49页 |
| ·Cache 条目的清理和/或清除的仿真 | 第49-52页 |
| ·写缓冲的功能仿真 | 第52-54页 |
| ·写缓冲非高速缓存读操作的仿真 | 第52页 |
| ·写缓冲非高速缓存、非缓冲写操作的仿真 | 第52-53页 |
| ·写缓冲非高速缓存、缓冲写操作的仿真 | 第53-54页 |
| ·排干写缓冲操作的仿真 | 第54页 |
| ·小结 | 第54-55页 |
| 结论与展望 | 第55-57页 |
| 致谢 | 第57-59页 |
| 参考文献 | 第59-61页 |
| 研究成果 | 第61-62页 |