| 中文摘要 | 第1-6页 |
| ABSTRACT | 第6-11页 |
| 第一章 绪论 | 第11-17页 |
| ·研究背景 | 第11-12页 |
| ·信道编码技术的发展与现状 | 第12-15页 |
| ·早期的信道编码研究 | 第12-13页 |
| ·turbo码与LDPC码 | 第13-15页 |
| ·论文的章节内容与主要贡献 | 第15-17页 |
| 第二章 LDPC码基础理论 | 第17-25页 |
| ·LDPC码的图理论 | 第17-20页 |
| ·LDPC码的译码 | 第20-22页 |
| ·LDPC码性能分析 | 第22-24页 |
| ·本章小结 | 第24-25页 |
| 第三章 低差错平底LDPC码的构造 | 第25-45页 |
| ·引言 | 第25-26页 |
| ·PEG构造法 | 第26-27页 |
| ·PEG码围长的理论边界 | 第27-30页 |
| ·围长的下边界 | 第28-29页 |
| ·围长的上边界 | 第29-30页 |
| ·PEGP构造法 | 第30-34页 |
| ·父节点与子节点 | 第31-32页 |
| ·节点的环多项式 | 第32-33页 |
| ·PEGP构造法 | 第33-34页 |
| ·PEGWP构造法 | 第34-37页 |
| ·仿真结果 | 第37-44页 |
| ·PEGP码性能仿真 | 第37-41页 |
| ·PEGWP码性能仿真 | 第41-44页 |
| ·本章小结 | 第44-45页 |
| 第四章 快速编码LDPC码的构造 | 第45-55页 |
| ·引言 | 第45-46页 |
| ·快速编码LDPC码的构造 | 第46-48页 |
| ·g值的选取 | 第48-52页 |
| ·仿真结果 | 第52-54页 |
| ·本章小结 | 第54-55页 |
| 第五章 并行交织级联LDPC码 | 第55-71页 |
| ·引言 | 第55页 |
| ·PIC-LDPC码的编码 | 第55-57页 |
| ·PIC-LDPC码的译码 | 第57-61页 |
| ·PIC-LDPC码的构造 | 第61页 |
| ·交织器 | 第61-62页 |
| ·存储量分析 | 第62-65页 |
| ·RAM存储量分析 | 第62-64页 |
| ·ROM存储量分析 | 第64-65页 |
| ·仿真结果 | 第65-70页 |
| ·AWGN信道仿真 | 第66-68页 |
| ·多径衰落信道仿真 | 第68-70页 |
| ·存储器占用比较 | 第70页 |
| ·本章小结 | 第70-71页 |
| 第六章 LDPC和PIC-LDPC译码器设计与实现 | 第71-91页 |
| ·引言 | 第71页 |
| ·译码算法与量化方案 | 第71-73页 |
| ·译码算法的选择 | 第71-72页 |
| ·量化方案选择 | 第72-73页 |
| ·译码器的结构 | 第73-76页 |
| ·并行结构 | 第73-74页 |
| ·串行结构 | 第74-76页 |
| ·串行结构译码器时序设计 | 第76-82页 |
| ·传统译码时序设计方案 | 第76-77页 |
| ·基于更新群的时序设计方案 | 第77-79页 |
| ·基于分散式校验的时序设计方案 | 第79-82页 |
| ·多CFU和BFU串行结构译码器 | 第82-84页 |
| ·PIC-LDPC译码器 | 第84-86页 |
| ·仿真与硬件综合结果 | 第86-89页 |
| ·AWGN信道仿真 | 第86-87页 |
| ·多径衰落信道仿真 | 第87-89页 |
| ·LDPC译码器硬件综合结果 | 第89-90页 |
| ·本章小结 | 第90-91页 |
| 第七章 总结与展望 | 第91-93页 |
| ·论文已取得的研究成果 | 第91页 |
| ·下一步的研究工作 | 第91-93页 |
| 参考文献 | 第93-101页 |
| 攻读博士学位期间发表的论文和完成的工作 | 第101-103页 |