| 表目录 | 第1-7页 |
| 图目录 | 第7-9页 |
| 摘要 | 第9-10页 |
| ABSTRACT | 第10-11页 |
| 第一章 绪论 | 第11-15页 |
| ·课题背景 | 第11-12页 |
| ·国内外研究现状 | 第12-13页 |
| ·本文主要工作及章节安排 | 第13-15页 |
| 第二章 相关理论介绍 | 第15-27页 |
| ·可重构计算技术 | 第15-19页 |
| ·可重构计算技术的定义 | 第15页 |
| ·可重构计算技术发展历史 | 第15-16页 |
| ·可重构计算技术的特征 | 第16-19页 |
| ·部分重构技术 | 第19-24页 |
| ·静态重构技术与动态重构技术 | 第19-21页 |
| ·部分重构技术的特征与优势 | 第21-24页 |
| ·可重构计算系统的耦合结构 | 第24-26页 |
| ·本章小结 | 第26-27页 |
| 第三章 基于模块的部分重构技术 | 第27-37页 |
| ·部分重构的模式 | 第27-30页 |
| ·基于模块的部分重构 | 第27-29页 |
| ·基于差异的部分动态重构 | 第29-30页 |
| ·基于模块的部分重构设计方法 | 第30-36页 |
| ·模块设计入口和综合 | 第30-31页 |
| ·模块设计实现 | 第31-35页 |
| ·建立模块设计目录 | 第35-36页 |
| ·本章小结 | 第36-37页 |
| 第四章 基于模块的部分重构技术的应用 | 第37-57页 |
| ·MD5 算法分析及其FPGA 实现 | 第37-43页 |
| ·MD5 算法分析 | 第37-39页 |
| ·MD5 算法FPGA 实现 | 第39-42页 |
| ·MD5 算法仿真验证 | 第42-43页 |
| ·SHA-1 算法分析及其FPGA 实现 | 第43-49页 |
| ·SHA-1 算法分析 | 第43-46页 |
| ·SHA-1 算法FPGA 实现 | 第46-48页 |
| ·SHA-1 算法仿真验证 | 第48-49页 |
| ·MD5/SHA-1 预处理模块的电路功能 | 第49-51页 |
| ·MD5/SHA-1 预处理模块设计入口和综合 | 第51-53页 |
| ·顶层设计 | 第51-52页 |
| ·模块设计 | 第52-53页 |
| ·MD5/SHA-1 预处理模块设计实现 | 第53-55页 |
| ·初始预算 | 第53-55页 |
| ·模块激活 | 第55页 |
| ·最终编译 | 第55页 |
| ·MD5/SHA-1 预处理模块部分重构的性能分析 | 第55-56页 |
| ·本章小结 | 第56-57页 |
| 结束语 | 第57-59页 |
| 参考文献 | 第59-62页 |
| 作者简历 攻读硕士学位期间完成的主要工作 | 第62-63页 |
| 致谢 | 第63页 |