| 摘要 | 第1-5页 |
| Abstract | 第5-8页 |
| 第1章 绪论 | 第8-14页 |
| ·课题背景 | 第8-9页 |
| ·国内外研究现状 | 第9-13页 |
| ·LDPC 码发展历程及现状 | 第9-10页 |
| ·FPGA 发展历程及现状 | 第10-13页 |
| ·主要研究内容 | 第13-14页 |
| 第2章 LDPC 码的基本概念 | 第14-23页 |
| ·LDPC 码的定义 | 第14-16页 |
| ·矩阵表示法 | 第14-16页 |
| ·Tanner 图表示法 | 第16页 |
| ·影响LDPC 码性能的主要因素 | 第16-19页 |
| ·最小距离 | 第17页 |
| ·度分布序列 | 第17-19页 |
| ·环 | 第19页 |
| ·QC-LDPC 码 | 第19-21页 |
| ·QC-LDPC 码的定义 | 第19-20页 |
| ·IEEE802.16e 标准中QC-LDPC 码 | 第20-21页 |
| ·本章小结 | 第21-23页 |
| 第3章 LDPC 编译码算法简介 | 第23-37页 |
| ·LDPC 编码算法介绍 | 第23-29页 |
| ·一般线性分组码的编码算法 | 第23-24页 |
| ·Efficient 编码算法 | 第24-29页 |
| ·LDPC 译码算法介绍 | 第29-34页 |
| ·基于概率测度的BP 译码算法 | 第30-31页 |
| ·基于对数似然比的BP 译码算法 | 第31-33页 |
| ·最小和译码算法 | 第33页 |
| ·三种译码算法比较 | 第33-34页 |
| ·不同调度译码算法硬件实现的分析 | 第34页 |
| ·FEC 编译码架构图 | 第34-36页 |
| ·本章小结 | 第36-37页 |
| 第4章 LDPC 编码硬件设计 | 第37-47页 |
| ·STRATIX IV FPGA 系列简介 | 第37-38页 |
| ·编码算法介绍 | 第38-39页 |
| ·噪声产生器 | 第39-42页 |
| ·硬件实现架构介绍及仿真结果 | 第42-46页 |
| ·硬件架构与模块介绍 | 第42-43页 |
| ·仿真测试与资源统计 | 第43-46页 |
| ·本章小结 | 第46-47页 |
| 第5章 LDPC 分层译码硬件设计 | 第47-55页 |
| ·分层译码算法介绍 | 第47-48页 |
| ·硬件实现架构介绍及仿真结果 | 第48-53页 |
| ·硬件架构与模块介绍 | 第48-51页 |
| ·仿真结果与资源统计 | 第51-53页 |
| ·FEC 硬件实现总结 | 第53-54页 |
| ·本章小节 | 第54-55页 |
| 结论 | 第55-56页 |
| 参考文献 | 第56-61页 |
| 致谢 | 第61页 |